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參數(shù)資料
| 型號(hào)： | PSD813F4V-70 |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Flash In-System Programmable (ISP) Peripherals for 8-bit MCUs, 5V |
| 中文描述： | Flash在系統(tǒng)可編程（ISP）的周邊8位MCU，5V的 |
| 文件頁(yè)數(shù)： | 81/110頁(yè) |
| 文件大?。?/td> | 1685K |
| 代理商： | PSD813F4V-70 |
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PSD813F1
Figure 41. Input to Output Disable / Enable
Figure 42. Combinatorial Timing PLD
Table 47. CPLD Combinatorial Timing (5V devices)
Note: 1. Fast Slew Rate output available on PA3-PA0, PB3-PB0, and PD2-PD0. Decrement times by given amount.
2. ZPSD versions only.
Symbol
Parameter
Conditions
-90
-12
-15
Fast
PT
Aloc
Turbo
Off
2
Slew
rate
1
Unit
Min
Max
Min
Max
Min
Max
t
PD
CPLD Input Pin/
Feedback to CPLD
Combinatorial Output
25
30
32
+ 2
+ 10
–
2
ns
t
EA
CPLD Input to CPLD
Output Enable
26
30
32
+ 10
–
2
ns
t
ER
CPLD Input to CPLD
Output Disable
26
30
32
+ 10
–
2
ns
t
ARP
CPLD Register Clear
or Preset Delay
26
30
33
+ 10
–
2
ns
t
ARPW
CPLD Register Clear
or Preset Pulse Width
20
24
29
+ 10
ns
t
ARD
CPLD Array Delay
Any
macrocell
16
18
22
+ 2
ns
tER
tEA
INPUT
INPUT TO
OUTPUT
ENABLE/DISABLE
AI02863
tPD
CPLD INPUT
CPLD
OUTPUT
ai09228
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