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參數(shù)資料
| 型號(hào)： | PSD8332V12MIT |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | High Speed CMOS Logic Dual Positive-Edge-Triggered J-K Flip-Flops with Set and Reset 16-SOIC -55 to 125 |
| 中文描述： | Flash在系統(tǒng)可編程ISP的外設(shè)的8位微控制器 |
| 文件頁(yè)數(shù)： | 97/110頁(yè) |
| 文件大?。?/td> | 1737K |
| 代理商： | PSD8332V12MIT |
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PSD813F2, PSD833F2, PSD834F2, PSD853F2, PSD854F2
Table 67. V
STBYON
Timing (5V devices)
Symbol
Note: 1. V
STBYON
timing is measured at V
CC
ramp rate of 2 ms.
Table 68. V
STBYON
Timing (3V devices)
Symbol
Note: 1. V
STBYON
timing is measured at V
CC
ramp rate of 2 ms.
Parameter
Conditions
Min
Typ
Max
Unit
t
BVBH
V
STBY
Detection to V
STBYON
Output High
(Note
1
)
20
μs
t
BXBL
V
STBY
Off Detection to V
STBYON
Output
Low
(Note
1
)
20
μs
Parameter
Conditions
Min
Typ
Max
Unit
t
BVBH
V
STBY
Detection to V
STBYON
Output High
(Note
1
)
20
μs
t
BXBL
V
STBY
Off Detection to V
STBYON
Output
Low
(Note
1
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