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參數資料
| 型號： | PSD835G1-B-70M |
| 廠商： | 意法半導體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統 |
| 文件頁數： | 93/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G1-B-70M |
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PSD8XX Family
PSD835G2
92
-90
-12
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
WLQV (PF)
WR to Data Propagation Delay
(Note 2)
40
43
ns
t
DVQV (PF)
Data to Port F Data Propagation
Delay
(Note 5)
35
38
ns
t
WHQZ (PF)
WR Invalid to Port F Tri-state
(Note 2)
33
33
ns
Port F Peripheral Data Mode Write Timing
(3.0 V to 3.6 V Versions)
Microcontroller Interface – PSD835G2 AC/DC Parameters
(3.0 V to 3.6 V Versions)
NOTES:
1.
RD timing has the same timing as DS and PSEN signals.
WR timing has the same timing as E and DS signals.
Any input used to select Port F Data Peripheral Mode.
Data is already stable on Port F.
Data stable on ADIO pins to data on Port F.
2.
3.
4.
5.
-90
-12
Turbo
Off
Symbol
Parameter
Conditions
Min
Max
Min
Max
Unit
t
AVQV (PF)
t
SLQV (PF)
Address Valid to Data Valid
(Note 3)
50
50
Add 20
ns
CSI Valid to Data Valid
35
40
Add 20
ns
RD to Data Valid
RD to Data Valid, 8031 Mode
Data In to Data Out Valid
(Notes 1 and 4)
35
45
34
40
45
38
ns
ns
ns
t
RLQV (PF)
t
DVQV (PF)
t
QXRH (PF)
t
RLRH (PF)
t
RHQZ (PF)
RD Data Hold Time
0
0
ns
RD Pulse Width
(Note 1)
35
36
ns
RD to Data High-Z
(Note 1)
38
40
ns
Port F Peripheral Data Mode Read Timing
(3.0 V to 3.6 V Versions)
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