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參數(shù)資料
| 型號： | PSD835G2V-B-12JI |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| 中文描述： | 在8片位微控制器可配置存儲系統(tǒng) |
| 文件頁數(shù)： | 10/110頁 |
| 文件大?。?/td> | 570K |
| 代理商： | PSD835G2V-B-12JI |
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PSD835G2
PSD8XX Family
Pin*
(TQFP
Pin Name Pkg.)
PA0-PA7
Type
I/O
CMOS
or Open
Drain
Description
51-58
Port A, PA0-7. This port is pin configurable and has multiple
functions:
1. MCU I/O — standard output or input port
2. CPLD Micro
Cell (MCell A0-7) output.
3. Latched, transparent or registered PLD input.
Port B, PB0-7. This port is pin configurable and has multiple
functions:
1. MCU I/O — standard output or input port.
2. CPLD Micro
Cell (MCell B0-7) output.
3. Latched, transparent or registered PLD input.
Port C, PC0-7. This port is pin configurable and has multiple
functions:
1. MCU I/O — standard output or input port.
2. External chip select (ECS0-7) output.
3. Latched, transparent or registered PLD input.
Port D pin PD0 can be configured as:
1. ALE or AS input — latches addresses on ADIO0-15 pins
2. AS input — latches addresses on ADIO0-15 pins on the
rising edge.
3. Input to the PLD.
4. Transparent PLD input.
Port D pin PD1 can be configured as:
1. MCU I/O
2. Input to the PLD.
3. CLKIN clock input — clock input to the CPLD
Micro
Cells, the APD power down counter and CPLD
AND Array.
Port D pin PD2 can be configured as:
1. MCU I/O
2. Input to the PLD.
3. CSI input — chip select input. When low, the CSI enables
the internal PSD memories and I/O. When high, the
internal memories are disabled to conserve power. CSI
trailing edge can get the part out of power-down mode.
PB0-PB7
61-68
I/O
CMOS
or Open
Drain
PC0-PC7 41-48
I/O
CMOS
or Slew
Rate
PD0
79
I/O
CMOS
or Open
Drain
PD1
80
I/O
CMOS
or Open
Drain
PD2
1
I/O
CMOS
or Open
Drain
PD3
2
I/O
Port D pin PD3 can be configured as:
1. MCU I/O
2. Input to the PLD.
CMOS
or Open
Drain
I/O
CMOS
or Open
Drain
PE0
71
Port E, PE0. This port is pin configurable and has multiple
functions:
1. MCU I/O — standard output or input port.
2. Latched address output.
3. TMS input for JTAG/ISP interface.
Port E, PE1. This port is pin configurable and has multiple
functions:
1. MCU I/O — standard output or input port.
2. Latched address output.
3. TCK input for JTAG/ISP interface (Schmidt Trigger).
Port E, PE2. This port is pin configurable and has multiple
functions:
1. MCU I/O — standard output or input port.
2. Latched address output.
3. TDI input for JTAG/ISP interface.
PE1
72
I/O
CMOS
or Open
Drain
PE2
73
I/O
CMOS
or Open
Drain
Table 5.
PSD835G2
Pin
Descriptions
(cont.)
9
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| PSD835G2V-B-12M | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-B-70B81I | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-B-70J | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-B-70JI | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
| PSD835G2V-B-70M | Configurable Memory System on a Chip for 8-Bit Microcontrollers |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| PSD853F2-70J | 功能描述:SPLD - 簡單可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Texas Instruments 邏輯系列:TICPAL22V10Z 大電池數(shù)量:10 最大工作頻率:66 MHz 延遲時間:25 ns 工作電源電壓:4.75 V to 5.25 V 電源電流:100 uA 最大工作溫度:+ 75 C 最小工作溫度:0 C 安裝風(fēng)格:Through Hole 封裝 / 箱體:DIP-24 |
| PSD853F2-70M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 70ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90J | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90JI | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
| PSD853F2-90M | 功能描述:CPLD - 復(fù)雜可編程邏輯器件 5.0V 1M 90ns RoHS:否 制造商:Lattice 系列: 存儲類型:EEPROM 大電池數(shù)量:128 最大工作頻率:333 MHz 延遲時間:2.7 ns 可編程輸入/輸出端數(shù)量:64 工作電源電壓:3.3 V 最大工作溫度:+ 90 C 最小工作溫度:0 C 封裝 / 箱體:TQFP-100 |
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