參數(shù)資料
型號(hào)： PXB4220E
廠商： INFINEON TECHNOLOGIES AG
英文描述： Interworking Element for 8 E1/T1 Lines
中文描述： 互通元素8個(gè)E1/T1線路
文件頁(yè)數(shù)： 72/290頁(yè)
文件大?。?/td> 3542K
代理商： PXB4220E
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IWE8, V3.4
PXB 4219E, PXB 4220E, PXB 4221E
Operational Description
Data Sheet
72
2003-01-20
4.5.3
Frame Receiver
This block is implemented twice. Once for SRTS and ACM data via port SDOD and once
for the “reset SRTS logic” command via port SDOR.
The frame receiver is synchronized to the received synchronization signal PDSYN by
means of an internal synchronization counter. In case no sync signal is received, frames
are synchronized to the counter. The synchronization between PDSYN and the internal
counter is checked each time PDSYN is received. A synchronization error is indicated
via bit “scri” in the Interrupt Source Register (“irs”, see
Chapter 7.44
) at the start of a
series of wrong synchronized frames. Synchronization errors are counted and the
internal synchronization counter is synchronized on the new received synchronization
pulse. An errored frame (parity error) is indicated via bit “per” in “irs” but processed as a
normal frame.
In case the internal interface to the ICRC is switched off by the system, SCLK keeps
working. The ICRC detects the following errors:
Parity error: Because SDOD and SDOR are continuously high, the odd parity is
violated.
Synchronization error: Because PDSYN is continuously low, synchronization is not
possible.
For ACM, the Reassembly Buffer filling level is measured in number of octets and
passed to the ICRC each time a accepted cell is stored in the Reassembly Buffer.
The arrival time between 2 ACM data values is verified. The assumed maximum CDV is
4 ms. The maximum cell distance without CDV is 0.276 ms for T1 and 0.221 ms for E1.
In case the next ACM data value is not arrived within 10 ms, an error indicated in register
“atlN” is generated.
4.5.4
RTS Receive FIFO
This block is implemented for each port.
The RTS Receive FIFO compensates the Cell Delay Variation (CDV), the delay of the
system interface with it's FIFO and the phase difference between reading and writing of
the RTS Receive FIFO. Each RTS Receive FIFO provides space for 8 RTS values. After
reaching the initial filling level of 5 RTS values, delay variations of +3 / -5 RTS values
can be compensated. This corresponds to a maximum CDV of -4.4 / +7.3 ms (E1) or -
5.8 / +9.7 ms (T1).
In case of overflow (register “sroN”) or underflow (register “sruN”) the PLL-SRTS is put
in free running mode and the FIFO is restarted. These events are indicated in the SRTS
Receive FIFO Underflow Register (sruN, see
Chapter 7.60
) and the SRTS Receive
FIFO Overflow Register (sroN, see
Chapter 7.61
).
相關(guān)PDF資料
PDF描述
PXB4221E Interworking Element for 8 E1/T1 Lines
PXB4219 IWE8 Interworking Element for 8 E1/T1 Lines
PXB4221 IWE8 Interworking Element for 8 E1/T1 Lines
PXB4220 members of Infineon ATM Chipset
PXB4330 ICs for Communications
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
PXB4220EV3.3 制造商:Rochester Electronics LLC 功能描述:- Bulk
PXB4220EV3.4 制造商:Rochester Electronics LLC 功能描述:- Bulk 制造商:Infineon Technologies AG 功能描述:
PXB4220EV3.4-G 功能描述:接口—CODEC ATM/IP INTERWRKNG RoHS:否 制造商:Texas Instruments 類型: 分辨率: 轉(zhuǎn)換速率:48 kSPs 接口類型:I2C ADC 數(shù)量:2 DAC 數(shù)量:4 工作電源電壓:1.8 V, 2.1 V, 2.3 V to 5.5 V 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:DSBGA-81 封裝:Reel
PXB4220E-V32 功能描述:IC CHIPSET 8 E1/T1 LINE 256-BGA RoHS:否 類別:集成電路 (IC) >> 接口 - 專用 系列:* 特色產(chǎn)品:NXP - I2C Interface 標(biāo)準(zhǔn)包裝:1 系列:- 應(yīng)用:2 通道 I²C 多路復(fù)用器 接口:I²C，SM 總線 電源電壓:2.3 V ~ 5.5 V 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:剪切帶 (CT) 安裝類型:表面貼裝 產(chǎn)品目錄頁(yè)面:825 (CN2011-ZH PDF) 其它名稱:568-1854-1
PXB4220E-V33 功能描述:IC CHIPSET 8 E1/T1 LINE 256-BGA RoHS:否 類別:集成電路 (IC) >> 接口 - 專用 系列:* 特色產(chǎn)品:NXP - I2C Interface 標(biāo)準(zhǔn)包裝:1 系列:- 應(yīng)用:2 通道 I²C 多路復(fù)用器 接口:I²C，SM 總線 電源電壓:2.3 V ~ 5.5 V 封裝/外殼:16-TSSOP（0.173"，4.40mm 寬） 供應(yīng)商設(shè)備封裝:16-TSSOP 包裝:剪切帶 (CT) 安裝類型:表面貼裝 產(chǎn)品目錄頁(yè)面:825 (CN2011-ZH PDF) 其它名稱:568-1854-1
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