參數(shù)資料
型號(hào)： QLUS3216-PQ208C
英文描述： Telecommunication IC
中文描述： 通信集成電路
文件頁(yè)數(shù)： 9/22頁(yè)
文件大?。?/td> 198K
代理商： QLUS3216-PQ208C
QLUS3216-PQ208C Device Data Sheet
9
QLUS3216-PQ208C Device Data Sheet
6.0 Global Signal Distribution
The externally provided Utopia Transmit and Receive clocks are connected to global
resources to provide low skew and fast chip level distribution. In both data directions, the
two corresponding Utopia Interfaces are decoupled by asynchronous FIFOs.
Therefore each interface runs completely independently each at its own tx and rx clocks
which typically are up to 104 MHz on the Level 3 interface (west) and up to 50 MHz on
the Level 2 interface (east).
The Error indications of the two receive interfaces are always sampled within the west clock
domains. The errors of the east tx (receiving) interface is available on the etx_err signal,
which is handled using the west clock domain (wrxclk). The west tx (receiving) error is
directly derived from the west tx block (wtxclk).
Figure 5: Slave/Slave Bridge Clock Distribution
相關(guān)PDF資料
PDF描述
QLUS3216-PT280C Telecommunication IC
QLUS3308-PQ208C Telecommunication IC
QLUS3308-PT280C Telecommunication IC
QLUS3309-PQ208C Telecommunication IC
QLUS3309-PT280C Telecommunication IC
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參數(shù)描述
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