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參數(shù)資料
| 型號(hào)： | R80C32XXX-42 |
| 廠商： | ATMEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, 42 MHz, MICROCONTROLLER, CQCC44 |
| 封裝： | LCC-44 |
| 文件頁(yè)數(shù)： | 31/364頁(yè) |
| 文件大?。?/td> | 7426K |
| 代理商： | R80C32XXX-42 |
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8019K–AVR–11/10
ATmega165P
15. Timer/Counter0 and Timer/Counter1 Prescalers
15.1
Overview
Timer/Counter1 and Timer/Counter0 share the same prescaler module, but the Timer/Counters
can have different prescaler settings. The description below applies to both Timer/Counter1 and
Timer/Counter0.
15.2
Prescaler Reset
The prescaler is free running, that is, operates independently of the Clock Select logic of the
Timer/Counter, and it is shared by Timer/Counter1 and Timer/Counter0. Since the prescaler is
not affected by the Timer/Counter’s clock select, the state of the prescaler will have implications
for situations where a prescaled clock is used. One example of prescaling artifacts occurs when
the timer is enabled and clocked by the prescaler (6 > CSn[2:0] > 1). The number of system
clock cycles from when the timer is enabled to the first count occurs can be from 1 to N+1 sys-
tem clock cycles, where N equals the prescaler divisor (8, 64, 256, or 1024).
It is possible to use the prescaler reset for synchronizing the Timer/Counter to program execu-
tion. However, care must be taken if the other Timer/Counter that shares the same prescaler
also uses prescaling. A prescaler reset will affect the prescaler period for all Timer/Counters it is
connected to.
15.3
Internal Clock Source
The Timer/Counter can be clocked directly by the system clock (by setting the CSn[2:0] = 1).
This provides the fastest operation, with a maximum Timer/Counter clock frequency equal to
system clock frequency (f
CLK_I/O). Alternatively, one of four taps from the prescaler can be used
as a clock source. The prescaled clock has a frequency of either f
CLK_I/O/8, fCLK_I/O/64,
f
CLK_I/O/256, or fCLK_I/O/1024.
15.4
External Clock Source
An external clock source applied to the T1/T0 pin can be used as Timer/Counter clock
(clk
T1/clkT0). The T1/T0 pin is sampled once every system clock cycle by the pin synchronization
logic. The synchronized (sampled) signal is then passed through the edge detector. Figure 15-1
shows a functional equivalent block diagram of the T1/T0 synchronization and edge detector
logic. The registers are clocked at the positive edge of the internal system clock (clk
I/O). The latch
is transparent in the high period of the internal system clock.
The edge detector generates one clk
T1/clkT0 pulse for each positive (CSn[2:0] = 7) or negative
(CSn[2:0] = 6) edge it detects.
Figure 15-1. T1/T0 Pin Sampling
Tn_sync
(To Clock
Select Logic)
Edge Detector
Synchronization
DQ
LE
DQ
Tn
clk
I/O
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PDF描述 |
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參數(shù)描述 |
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