- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄98069 > S1D13A05F00A100 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121 PDF資料下載
參數(shù)資料
| 型號： | S1D13A05F00A100 |
| 元件分類： | 顯示控制器 |
| 英文描述： | 320 X 320 PIXELS CRT OR FLAT PNL GRPH DSPL CTLR, PBGA121 |
| 封裝： | LEAD FREE, PLASTIC, FBGA-121 |
| 文件頁數(shù)： | 456/592頁 |
| 文件大?。?/td> | 5281K |
| 代理商： | S1D13A05F00A100 |
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Epson Research and Development
Page 13
Vancouver Design Center
Interfacing to the NEC VR4181A Microprocessor
S1D13A05
Issue Date: 02/01/21
X40A-G-008-01
4.2 S1D13A05 Hardware Configuration
The S1D13A05 uses CNF6 through CNF0 to allow selection of the bus mode and other
configuration data on the rising edge of RESET#. For details on configuration, refer to the
S1D13A05 Hardware Functional Specification, document number X40A-A-001-xx.
The following table shows the configuration required for this implementation of a
S1D13A05 to NEC VR4181A interface.
Table 4-1: Summary of Power-On/Reset Options
S1D13A05
Configuration
Input
Power-On/Reset State
1 (connected to IO VDD)
0 (connected to VSS)
CNF4,
CNF[2:0]
Select host bus interface as follows:
CNF4
CNF2
CNF1
CNF0
Host Bus
0
1
0
Generic #2, Little Endian
CNF3
Reserved. Must be set to 1.
CNF5
WAIT# is active high
WAIT# is active low
CNF6
CLKI to BCLK divide ratio 2:1
CLKI to BCLK divide ratio 1:1
configuration for NEC VR4181A microprocessor
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