參數(shù)資料
型號(hào)： S3S12HZ256J3CAL
廠商： FREESCALE SEMICONDUCTOR INC
元件分類： 微控制器/微處理器
英文描述： 16-BIT, MROM, 25 MHz, MICROCONTROLLER, PQFP112
封裝： LQFP-112
文件頁(yè)數(shù)： 266/692頁(yè)
文件大?。?/td> 3799K
代理商： S3S12HZ256J3CAL
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Chapter 12 Freescale’s Scalable Controller Area Network (MSCANV2)
MC9S12HZ256 Data Sheet, Rev. 2.05
338
Freescale Semiconductor
12.3.2
Register Descriptions
This section describes in detail all the registers and register bits in the MSCAN module. Each description
includes a standard register diagram with an associated gure number. Details of register bit and eld
function follow the register diagrams, in bit order. All bits of all registers in this module are completely
synchronous to internal clocks during a register read.
12.3.2.1
MSCAN Control Register 0 (CANCTL0)
The CANCTL0 register provides various control bits of the MSCAN module as described below.
NOTE
The CANCTL0 register, except WUPE, INITRQ, and SLPRQ, is held in the
reset state when the initialization mode is active (INITRQ = 1 and
INITAK = 1). This register is writable again as soon as the initialization
mode is exited (INITRQ = 0 and INITAK = 0).
Read: Anytime
Write: Anytime when out of initialization mode; exceptions are read-only RXACT and SYNCH, RXFRM
(which is set by the module only), and INITRQ (which is also writable in initialization mode).
2 Reserved bits and unused bits within the TX- and RX-buffers (CANTXFG, CANRXFG) will be read
as “x”, because of RAM-based implementation.
76543210
R
RXFRM
RXACT
CSWAI
SYNCH
TIME
WUPE
SLPRQ
INITRQ
W
Reset:
00000001
= Unimplemented
Figure 12-3. MSCAN Control Register 0 (CANCTL0)
Table 12-3. CANCTL0 Register Field Descriptions
Field
Description
7
RXFRM1
Received Frame Flag — This bit is read and clear only. It is set when a receiver has received a valid message
correctly, independently of the lter conguration. After it is set, it remains set until cleared by software or reset.
Clearing is done by writing a 1. Writing a 0 is ignored. This bit is not valid in loopback mode.
0 No valid message was received since last clearing this ag
1 A valid message was received since last clearing of this ag
6
RXACT
Receiver Active Status — This read-only ag indicates the MSCAN is receiving a message. The ag is
controlled by the receiver front end. This bit is not valid in loopback mode.
0 MSCAN is transmitting or idle2
1 MSCAN is receiving a message (including when arbitration is lost)2
5
CSWAI3
CAN Stops in Wait Mode — Enabling this bit allows for lower power consumption in wait mode by disabling all
the clocks at the CPU bus interface to the MSCAN module.
0 The module is not affected during wait mode
1 The module ceases to be clocked during wait mode
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