- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄25640 > S3S12P128J0VQK (FREESCALE SEMICONDUCTOR INC) 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP80 PDF資料下載
參數(shù)資料
| 型號： | S3S12P128J0VQK |
| 廠商： | FREESCALE SEMICONDUCTOR INC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP80 |
| 封裝： | 14 X 14 MM, 2.20 MM HEIGHT, 0.65 MM PITCH, QFP-80 |
| 文件頁數(shù)： | 380/566頁 |
| 文件大小： | 7046K |
| 代理商： | S3S12P128J0VQK |
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128 KByte Flash Module (S12FTMRC128K1V1)
S12P-Family Reference Manual, Rev. 1.13
440
Freescale Semiconductor
13.3.2.8
Flash Error Status Register (FERSTAT)
The FERSTAT register reects the error status of internal Flash operations.
All ags in the FERSTAT register are readable and only writable to clear the ag.
13.3.2.9
P-Flash Protection Register (FPROT)
The FPROT register defines which P-Flash sectors are protected against program and erase operations.
3
MGBUSY
Memory Controller Busy Flag — The MGBUSY ag reects the active state of the Memory Controller
.
0 Memory Controller is idle
1 Memory Controller is busy executing a Flash command (CCIF = 0)
2
RSVD
Reserved Bit — This bit is reserved and always reads 0
.
1–0
MGSTAT[1:0]
Memory Controller Command Completion Status Flag — One or more MGSTAT ag bits are set if an error
is detected during execution of a Flash command or during the Flash reset sequence. See Section 13.4.5,
“Flash Command Description,” and Section 13.6, “Initialization” for details.
Offset Module Base + 0x0007
76543210
R
000000
DFDIF
SFDIF
W
Reset
00000000
= Unimplemented or Reserved
Figure 13-12. Flash Error Status Register (FERSTAT)
Table 13-15. FERSTAT Field Descriptions
Field
Description
1
DFDIF
Double Bit Fault Detect Interrupt Flag — The setting of the DFDIF ag indicates that a double bit fault was
detected in the stored parity and data bits during a Flash array read operation or that a Flash array read operation
was attempted on a Flash block that was under a Flash command operation.(1) The DFDIF ag is cleared by
writing a 1 to DFDIF. Writing a 0 to DFDIF has no effect on DFDIF.
0 No double bit fault detected
1 Double bit fault detected or an invalid Flash array read operation attempted
1. The single bit fault and double bit fault ags are mutually exclusive for parity errors (an ECC fault occurrence can be either
single fault or double fault but never both). A simultaneous access collision (read attempted while command running) is
indicated when both SFDIF and DFDIF ags are high.
0
SFDIF
Single Bit Fault Detect Interrupt Flag — With the IGNSF bit in the FCNFG register clear, the SFDIF ag
indicates that a single bit fault was detected in the stored parity and data bits during a Flash array read operation
or that a Flash array read operation was attempted on a Flash block that was under a Flash command operation.1
The SFDIF ag is cleared by writing a 1 to SFDIF. Writing a 0 to SFDIF has no effect on SFDIF.
0 No single bit fault detected
1 Single bit fault detected and corrected or an invalid Flash array read operation attempted
Table 13-14. FSTAT Field Descriptions (continued)
Field
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| MC9S12P128J0CFTR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, QCC48 |
| MC3S12P128J0VFTR | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, QCC48 |
| MC9S12P128J0CQKR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP80 |
| MC9S12P128J0VLHR | 16-BIT, FLASH, 1.05 MHz, MICROCONTROLLER, PQFP64 |
| MC3S12P128J0CLHR | 16-BIT, MROM, 1.05 MHz, MICROCONTROLLER, PQFP64 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S3S12P128J0VQKR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:S12 Microcontrollers |
| S3S12XEP100F1CAAR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers |
| S3S12XEP100F1CAGR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers |
| S3S12XEP100F1CALR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers |
| S3S12XEP100F1CVLR | 制造商:FREESCALE 制造商全稱:Freescale Semiconductor, Inc 功能描述:HCS12X Microcontrollers |
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