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參數(shù)資料
| 型號： | S9S08AW16AE0CFT |
| 廠商： | Freescale Semiconductor |
| 文件頁數(shù)： | 10/324頁 |
| 文件大?。?/td> | 0K |
| 描述： | MCU 16K FLASH AUTO 48-QFN |
| 標(biāo)準(zhǔn)包裝： | 260 |
| 系列： | S08 |
| 核心處理器： | S08 |
| 芯體尺寸： | 8-位 |
| 速度： | 40MHz |
| 連通性： | I²C，SCI，SPI |
| 外圍設(shè)備： | LVD. POR，PWM，WDT |
| 輸入/輸出數(shù)： | 38 |
| 程序存儲器容量： | 16KB（16K x 8） |
| 程序存儲器類型： | 閃存 |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 2.7 V ~ 5.5 V |
| 數(shù)據(jù)轉(zhuǎn)換器： | A/D 8x10b |
| 振蕩器型： | 內(nèi)部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 48-VFQFN 裸露焊盤 |
| 包裝： | 托盤 |
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Chapter 6 Parallel Input/Output
MC9S08AW60 Data Sheet, Rev 2
Freescale Semiconductor
107
6.7.14
Port G Pin Control Registers (PTGPE, PTGSE, PTGDS)
In addition to the I/O control, port G pins are controlled by the registers listed below.
76543210
R
W
Reset
00000000
Figure 6-41. Internal Pullup Enable for Port G Bits (PTGPE)
Table 6-34. PTGPE Register Field Descriptions
Field
Description
6:0
PTGPE[6:0]
Internal Pullup Enable for Port G Bits — Each of these control bits determines if the internal pullup device is
enabled for the associated PTG pin. For port G pins that are congured as outputs, these bits have no effect and
the internal pullup devices are disabled.
0 Internal pullup device disabled for port G bit n.
1 Internal pullup device enabled for port G bit n.
76543210
R
W
Reset
00000000
Figure 6-42. Output Slew Rate Control Enable for Port G Bits (PTGSE)
Table 6-35. PTGSE Register Field Descriptions
Field
Description
6:0
PTGSE[6:0]
Output Slew Rate Control Enable for Port G Bits— Each of these control bits determine whether output slew
rate control is enabled for the associated PTG pin. For port G pins that are congured as inputs, these bits have
no effect.
0 Output slew rate control disabled for port G bit n.
1 Output slew rate control enabled for port G bit n.
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