參數(shù)資料
型號: S9S08AW16AE2CFT
廠商: FREESCALE SEMICONDUCTOR INC
元件分類: 微控制器/微處理器
英文描述: 8-BIT, FLASH, 40 MHz, MICROCONTROLLER, PQCC48
封裝: 7 X 7 MM, 1 MM HEIGHT, 0.50 MM PITCH, MO-220VKKD-2, TQFN-48
文件頁數(shù): 58/338頁
文件大小: 3467K
代理商: S9S08AW16AE2CFT
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Chapter 8 Internal Clock Generator (S08ICGV4)
MC9S08AC16 Series Data Sheet, Rev. 4
150
Freescale Semiconductor
The following sections contain initialization examples for various congurations.
NOTE
Hexadecimal values designated by a preceding $, binary values designated
by a preceding %, and decimal values have no preceding character.
Important conguration information is repeated here for reference.
Table 8-10. ICG Conguration Consideration
Clock Reference Source = Internal
Clock Reference Source = External
FLL
Engaged
FEI
4 MHz < fBus < 20 MHz.
1
Medium power (will be less than FEE if oscillator
range = high)
Good clock accuracy (After IRG is trimmed)
Lowest system cost (no external components
required)
IRG is on. DCO is on. 2
1 Range value are given for an assumed RFD = 1. Changing the RFD allows for a lower minimum frequency.
2 The IRG typically consumes 100 μA. The FLL and DCO typically consumes 0.5 to 2.5 mA, depending upon output frequency.
For minimum power consumption and minimum jitter, choose N and R to be as small as possible.
FEE
4 MHz < fBus < 20 MHz
Medium power (will be less than FEI if oscillator
range = low)
High clock accuracy
Medium/High system cost (crystal, resonator or
external clock source required)
IRG is off. DCO is on.
FLL
Bypassed
SCM
This mode is mainly provided for quick and reliable
system startup.
3 MHz < fBus < 5 MHz (default).
3 MHz < fBus < 20 MHz (via lter bits).
Medium power
Poor accuracy.
IRG is off. DCO is on and open loop.
FBE
fBus range ≤ 8 MHz when crystal or resonator is
used.
Lowest power
Highest clock accuracy
Medium/High system cost (Crystal, resonator or
external clock source required)
IRG is off. DCO is off.
Table 8-11. ICGOUT Frequency Calculation Options
Clock Scheme
fICGOUT
1
1 Ensure that f
ICGDCLK, which is equal to fICGOUT * R, does not exceed fICGDCLKmax.
P
Note
SCM — self-clocked mode (FLL bypassed
internal)
fICGDCLK / R
NA
Typical fICGOUT = 8 MHz
immediately after reset
FBE — FLL bypassed external
fext / R
NA
FEI — FLL engaged internal
(fIRG / 7)* 64 * N / R
64
Typical fIRG = 243 kHz
FEE — FLL engaged external
fext * P * N / R
Range = 0 ; P = 64
Range = 1; P = 1
Table 8-12. MFD and RFD Decode Table
MFD Value
Multiplication Factor (N)
RFD
Division Factor (R)
000
4
000
÷1
001
6
001
÷2
010
8
010
÷4
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