t53 SR " />
參數(shù)資料
型號(hào)： SAB-C165-LF HA
廠商： Infineon Technologies
文件頁數(shù)： 61/77頁
文件大?。?/td> 0K
描述： IC MCU 16BIT TQFP-100-3
標(biāo)準(zhǔn)包裝： 1,400
系列： C16xx
核心處理器： C166
芯體尺寸： 16-位
速度： 20MHz
連通性： EBI/EMI，SPI，UART/USART
外圍設(shè)備： POR，PWM，WDT
輸入/輸出數(shù)： 77
程序存儲(chǔ)器類型： ROMless
RAM 容量： 2K x 8
電壓 - 電源 (Vcc/Vdd)： 4.5 V ~ 5.5 V
振蕩器型： 外部
工作溫度： 0°C ~ 70°C
封裝/外殼： 100-LQFP
包裝： 帶卷 (TR)
其它名稱： B165LFHAXP
C165LFHABXQMA1
SABC165LFHAX
SP000011595
SP000011596
C165
Data Sheet
60
V2.0, 2000-12
Data float after RdCS
(with RW-delay)1)
t53 SR –
30 +
tF
–2TCL - 20
+ 2
tA + tF
ns
Data float after RdCS
(no RW-delay)1)
t68 SR –
5 +
tF
–TCL - 20
+ 2
tA + tF
ns
Address hold after
RdCS, WrCS
t55 CC - 16 + tF –- 16 + tF
–ns
Data hold after WrCS
t57 CC 9 + tF
–TCL - 16
+
tF
–ns
1) RW-delay and t
A refer to the next following bus cycle (including an access to an on-chip X-Peripheral).
2) Read data are latched with the same clock edge that triggers the address change and the rising RD edge.
Therefore address changes before the end of RD have no impact on read cycles.
3) These parameters refer to the latched chip select signals (CSxL). The early chip select signals (CSxE) are
specified together with the address and signal BHE (see figures below).
Demultiplexed Bus (Reduced Supply Voltage Range) (cont’d)
(Operating Conditions apply)
ALE cycle time = 4 TCL + 2
tA + tC + tF (100 ns at 20 MHz CPU clock without waitstates)
Parameter
Symbol
Max. CPU Clock
= 20 MHz
Variable CPU Clock
1 / 2TCL = 1 to 20 MHz
Unit
min.
max.
min.
max.
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