參數(shù)資料
型號： SL28541BZI
廠商： Silicon Laboratories Inc
文件頁數(shù)： 28/31頁
文件大?。?/td> 0K
描述： IC CLOCK CK505 MOBILE 64TSSOP
標(biāo)準(zhǔn)包裝： 28
類型： 時鐘/頻率發(fā)生器
PLL： 是
主要目的： Intel CPU 服務(wù)器
輸入： 時鐘，晶體
輸出： HCSL，LVCMOS
電路數(shù)： 1
比率 - 輸入:輸出： 1:21
差分 - 輸入:輸出： 無/是
頻率 - 最大： 400MHz
電源電壓： 3.135 V ~ 3.465 V
工作溫度： -40°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 64-TFSOP （0.240"，6.10mm 寬）
供應(yīng)商設(shè)備封裝： 64-TSSOP
包裝： 管件
SL28541
........................ DOC #: SP-AP-0063 (Rev. AA) Page 6 of 31
17
SRC1/LCD100/27_NSS
O, DIF,
SE
True 100 MHz differential serial reference clock output/True 100 MHz LCD video
clock output / Non-spread 27-MHz video clock output.
Selected via GCLK_SEL at CKPWRGD assertion.
18
SRC1#/LCD100#/27_SS
O, DIF,
SE
Complementary 100 MHz differential serial reference clock output/Complementary
100 MHz LCD video clock output /Spread 27 MHz video clock output.
Selected via GCLK_SEL at CKPWRGD assertion.
19
VSS_PLL3
GND
Ground for PLL3.
20
VDD_PLL3_IO
PWR
IO Power supply for PLL3 outputs.
21
SRC2/SATA
O, DIF 100MHz Differential serial reference clocks.
22
SRC2#/SATA#
O, DIF 100MHz Differential serial reference clocks.
23
VSS_SRC
GND
Ground for outputs.
24
SRC3/OE#_0/2_B
I/O,
Dif
100MHz Differential serial reference clocks / 3.3V OE#_0/2_B, input, mappable via
I2C to control either SRC0 or SRC2. (Default SRC3, 100MHz clock)
25
SRC3#OE#_1/4_B
I/O,
Dif
100MHz Differential serial reference clocks / 3.3V OE#_1/4_B input, mappable via
I2C to control either SRC1 or SRC4. (Default SRC3, 100MHz clock)
26
VDD_SRC_IO
PWR
IO power supply for SRC outputs.
27
SRC4
O, DIF 100MHz Differential serial reference clocks.
28
SRC4#
O, DIF 100MHz Differential serial reference clocks.
29
VSS_SRC
GND
Ground for outputs.
30
SRC9
O, DIF 100MHz Differential serial reference clocks.
31
SRC9#
O, DIF 100MHz Differential serial reference clocks.
32
SRC11#/OE#_9
I/O,
Dif
100MHz Differential serial reference clocks/3.3V OE#9 Input controlling SRC9
(Default SRC11, 100MHz clock)
33
SRC11/OE#_10
I/O,
Dif
100MHz Differential serial reference clocks/3.3V OE#10 Input controlling SRC10.
(Default SRC11, 100MHz clock)
34
SRC10
O, DIF 100MHz Differential serial reference clocks.
35
SRC10#
O, DIF 100MHz Differential serial reference clocks.
36
VDD_SRC_IO
PWR
IO Power supply for SRC outputs.
37
CPU_STP#
I
3.3V tolerant input for stopping CPU outputs
38
PCI_STP#
I
3.3V tolerant input for stopping PCI and SRC outputs
39
VDD_SRC
PWR
3.3V Power supply for SRC PLL.
40
SRC6#
O, DIF 100MHz Differential serial reference clocks.
41
SRC6
O, DIF 100MHz Differential serial reference clocks.
42
VSS_SRC
GND
Ground for outputs.
43
SRC7#/OE#_6
I/O,
Dif
100MHz Differential serial reference clocks/3.3V OE#6 Input controlling SRC6.
(Default SRC7, 100MHz clock).
44
SRC7/OE#_8
I/O,
Dif
(Default SRC7, 100MHz clock).
45
VDD_SRC_IO
PWR
0.7V power supply for SRC outputs.
46
SRC8#/CPU2#_ITP#
O, DIF Selectable differential CPU or SRC clock output. ITP_EN = 0 at CKPWRGD
assertion = SRC8
ITP_EN = 1 @ CKPWRGD assertion = CPU2
(Note: CPU2 is an iAMT clock in iAMT mode depending on the configuration set in Byte 11
Bit3:2)
47
SRC8/CPU2_ITP
O, DIF Selectable differential CPU or SRC clock output. ITP_EN = 0 at CKPWRGD
assertion = SRC8
ITP_EN = 1 @ CKPWRGD assertion = CPU2
(Note: CPU2 is an iAMT clock in iAMT mode depending on the configuration set in Byte 11
Bit3:2)
64 TSSOP Pin Definition (continued)
Pin No.
Name
Type
Description
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