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參數(shù)資料
| 型號(hào)： | SL28EB740AZI |
| 廠商： | Silicon Laboratories Inc |
| 文件頁數(shù)： | 4/21頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLK CK505 TNLCK/TPCLF 56TSSOP |
| 標(biāo)準(zhǔn)包裝： | 35 |
| 系列： | EProClock® |
| 類型： | 時(shí)鐘/頻率發(fā)生器，多路復(fù)用器 |
| PLL： | 是 |
| 主要目的： | Intel CPU 服務(wù)器 |
| 輸入： | 時(shí)鐘，晶體 |
| 輸出： | HCSL，LVCMOS |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:16 |
| 差分 - 輸入:輸出： | 無/是 |
| 頻率 - 最大： | 166.67MHz |
| 電源電壓： | 3.135 V ~ 3.465 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | * |
| 封裝/外殼： | * |
| 供應(yīng)商設(shè)備封裝： | * |
| 包裝： | * |
SL28EB740
DOC#: SP-AP-0006 (Rev. AC)
Page 12 of 21
CPU_STP# Assertion
The CPU_STP# signal is an active LOW input used for
synchronous stopping and starting the CPU output clocks
while the rest of the clock generator continues to function.
When the CPU_STP# pin is asserted, all CPU outputs that are
set with the SMBus configuration to be stoppable are stopped
within two to six CPU clock periods after sampled by two rising
edges of the internal CPUC clock. The final states of the
stopped CPU signals are CPUT = HIGH and CPUC = LOW.
CPU_STP# Deassertion
The deassertion of the CPU_STP# signal causes all stopped
CPU outputs to resume normal operation in a synchronous
manner. No short or stretched clock pulses are produced when
the
clock
resumes.
The
maximum
latency
from
the
deassertion to active outputs is no more than two CPU clock
cycles.
FS _A , FS _B ,F S_C ,FS _D
CKPW RG D
PW R G D_V R M
VD D Clock G en
C lock S tate
C lock O utputs
C lock V C O
0.2-0.3 m s
Delay
Sta te 0
S tate 2
S tate 3
Wait for
VT T_ P W RGD#
Sam ple Sels
Off
On
S tate 1
D evice is not a ffected,
VT T _PW RGD# is ig nored
Figure 3. CKPWRGD Timing Diagram
CPU_STP#
CPUT
CPUC
Figure 4. CPU_STP# Assertion Waveform
CPU_STP#
CPUT
CPUC
CPUT Internal
Tdrive_CPU_STP#,10 ns>200 mV
CPUC Internal
Figure 5. CPU_STP# Deassertion Waveform
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