參數(shù)資料
型號(hào)： SL38000ZCT
廠商： Silicon Laboratories Inc
文件頁(yè)數(shù)： 11/12頁(yè)
文件大?。?/td> 0K
描述： IC CLOCK SSCG 4PLL 9CH 28TSSOP
標(biāo)準(zhǔn)包裝： 2,000
系列： EProClock®
類型： *
PLL： 帶旁路
輸入： 時(shí)鐘，晶體
輸出： 時(shí)鐘
電路數(shù)： 1
比率 - 輸入:輸出： 1:11
差分 - 輸入:輸出： 無(wú)/無(wú)
頻率 - 最大： 200MHz
除法器/乘法器： 是/無(wú)
電源電壓： 2.97 V ~ 3.63 V
工作溫度： 0°C ~ 70°C
安裝類型： *
封裝/外殼： *
供應(yīng)商設(shè)備封裝： *
包裝： *
Rev 1.1, August 7, 2008
Page 8 of 12
SL38000
Programmable Output Clock (CLKOUT) Rise and Fall Times
The output clock rise and fall times (tr/tf) of each clock output can be programmed independently to match drive level
to load impedance.
Programming
Code
VDDO=3.3V
CL=15pF
VDDO=2.5V
CL=15pF
VDDO=1.8V
CL=15pF
Unit
000
4.00
4.80
5.60
ns
001
2.00
2.60
3.20
ns
010
1.40
1.80
2.20
ns
011
1.10
1.40
1.70
ns
100
0.85
1.10
1.40
ns
101
0.70
0.90
1.10
ns
110
0.55
0.70
0.90
ns
Table 1. Programmable CLKOUT Rise and Fall Times
Notes:
1. All typical values are at respective nominal VDD values.
2. The worst case rise and fall times variations are +/- 20% for C-Grade and +/-30% for I-grade.
I2C-Bus Timing Specifications
PARAMETER
SYMBOL
STANDARD-MODE
FAST-MODE
UNIT
MIN.
MAX.
MIN.
MAX.
SCL Clock
Frequency
fSCL
0
100
0
400
kHz
START hold
time
tHD;STA
4.0
-
0.6
-
μs
SCLK LOW
period
tLOW
4.7
-
1.3
-
μs
SCLK HIGH
period
tHIGH
4.0
-
0.6
-
μs
START Set-
up time
tSU;DAT
4.7
-
0.6
-
μs
SDA set-up
time
tSU;DAT
250
-
100
-
ns
SDA/SCLK
rise time
tR
-
1000
-
300
ns
相關(guān)PDF資料
PDF描述
ICS275PGILFT VCXO CLK SYNTH TRPL PLL 16-TSSOP
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VE-B32-MV-F3 CONVERTER MOD DC/DC 15V 150W
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