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參數(shù)資料
| 型號： | SSTUB32872AHLFT |
| 廠商： | IDT, Integrated Device Technology Inc |
| 文件頁數(shù)： | 7/18頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC REGIST BUFF 28BIT DDR2 96-BGA |
| 標(biāo)準(zhǔn)包裝： | 2,500 |
| 邏輯類型： | DDR2 的寄存緩沖器 |
| 電源電壓： | 1.7 V ~ 1.9 V |
| 位數(shù)： | 28 |
| 工作溫度： | 0°C ~ 70°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 96-LFBGA |
| 供應(yīng)商設(shè)備封裝： | 96-CABGA（13.5x5.5） |
| 包裝： | 帶卷 (TR) |
15
1222F—3/13/07
ICSSSTUB32872A
Advance Information
3 Test circuits and switching waveforms (cont’d)
3.3 Error output load circuit and voltage measurement information (VDD =1.8 V± 0.1V)
All input pulses are supplied by generators having the following characteristics: PRR
10 MHz;
Zo = 50 ; input slew rate = 1 V/ns ± 20%, unless otherwise specified.
(1) CL includes probe and jig capacitance.
Figure 28 — Load circuit, error output measurements
—
CL = 10 pF
(see Note 1)
LOAD CIRCUIT – HIGH-TO-LOW SLEW-RATE MEASUREMENT
Test Point
DUT
Out
RL = 1K
VDD
LVCMOS
RST
Input
PLH
t
Output
Waveform 2
CC
V/2
0.15 V
CC
V
0 V
OH
V
0 V
Figure 29
Voltage waveforms, open-drain output low-to-high transition time with respect to reset input
Timing
Inputs
Output
Waveform 1
PHL
t
ICR
V
CC
V
/2
ICR
V
VI(PP)
CC
V
OL
V
Timing
Inputs
Output
Waveform 2
PHL
t
ICR
V
ICR
V
VI(PP)
OH
V
0
0.15 V
Voltage waveforms, open-drain output high-to-low transition time with respect to clock inputs
Figure 30
Voltage waveforms, open-drain output low-to-high transition time with respect to clock inputs
Figure 31
_ _ _ _ _ _ _ _ _ _ _
Ω
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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