參數(shù)資料
型號： ST72F324BJ4B6
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP42
封裝： 0.600 INCH, SHRINK, PLASTIC, DIP-42
文件頁數(shù)： 3/188頁
文件大?。?/td> 2867K
代理商： ST72F324BJ4B6
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On-chip peripherals
ST72324B
Table 54.
SPICR register description
Bit
Name
Function
7
SPIE
Serial Peripheral Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited.
1: An SPI interrupt is generated whenever SPIF = 1, MODF = 1 or OVR = 1 in the
SPICSR register.
6
SPE
Serial Peripheral Output Enable
This bit is set and cleared by software. It is also cleared by hardware when, in
master mode, SS = 0 (see Master mode fault (MODF) on page 97). The SPE bit is
cleared by reset, so the SPI peripheral is not initially connected to the external
pins.
0: I/O pins free for general purpose I/O
1: SPI I/O pin alternate functions enabled
5
SPR2
Divider Enable
This bit is set and cleared by software and is cleared by reset. It is used with the
SPR[1:0] bits to set the baud rate. Refer to Table 55: SPI master mode SCK
0: Divider by 2 enabled
1: Divider by 2 disabled
Note: This bit has no effect in slave mode.
4MSTR
Master mode
This bit is set and cleared by software. It is also cleared by hardware when, in
master mode, SS = 0 (see Master mode fault (MODF) on page 97).
0: Slave mode
1: Master mode. The function of the SCK pin changes from an input to an output
and the functions of the MISO and MOSI pins are reversed.
3CPOL
Clock Polarity
This bit is set and cleared by software. This bit determines the idle state of the
serial Clock. The CPOL bit affects both the master and slave modes.
0: SCK pin has a low level idle state
1: SCK pin has a high level idle state
Note: If CPOL is changed at the communication byte boundaries, the SPI must be
disabled by resetting the SPE bit.
2CPHA
Clock Phase
This bit is set and cleared by software.
0: The first clock transition is the first data capture edge.
1: The second clock transition is the first capture edge.
Note: The slave must have the same CPOL and CPHA settings as the master.
1:0 SPR[1:0]
Serial clock frequency
These bits are set and cleared by software. Used with the SPR2 bit, they select
the baud rate of the SPI serial clock SCK output by the SPI in master mode
Note: These 2 bits have no effect in slave mode.
Table 55.
SPI master mode SCK frequency
Serial clock
SPR2
SPR1
SPR0
fCPU/4
1
0
fCPU/8
0
相關PDF資料
PDF描述
ST72F324BK4B5 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP32
ST72F324J2B6 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP42
ST72F324K4B6 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP32
ST72F325C4T6 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP48
ST72325C6T3/XXX 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP48
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參數(shù)描述
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