參數(shù)資料
型號： ST72F324BK4B5
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP32
封裝： 0.400 INCH, SHRINK, PLASTIC, DIP-32
文件頁數(shù)： 22/188頁
文件大小： 2867K
代理商： ST72F324BK4B5
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On-chip peripherals
ST72324B
118/188
SCI Control Register 2 (SCICR2)
1PS
Parity Selection
This bit selects the odd or even parity when the parity generation/detection is
enabled (PCE bit set). It is set and cleared by software. The parity will be selected
after the current byte.
0: Even parity
1: Odd parity
0PIE
Parity Interrupt Enable
This bit enables the interrupt capability of the hardware parity control when a parity
error is detected (PE bit set). It is set and cleared by software.
0: Parity error interrupt disabled
1: Parity error interrupt enabled
SCICR2
Reset value: 0000 0000 (00h)
7
654
32
10
TIE
TCIE
RIE
ILIE
TE
RE
RWU
SBK
R/W
Table 63.
SCICR2 register description
Bit
Name
Function
7TIE
Transmitter Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever TDRE = 1 in the SCISR register.
6TCIE
Transmission Complete Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever TC = 1 in the SCISR register.
5RIE
Receiver interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever OR = 1 or RDRF = 1 in the SCISR
register.
4ILIE
Idle Line Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever IDLE = 1 in the SCISR register.
Table 62.
SCICR1 register description (continued)
Bit
Name
Function
相關(guān)PDF資料
PDF描述
ST72F324J2B6 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP42
ST72F324K4B6 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDIP32
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ST72325C6T3/XXX 8-BIT, MROM, 8 MHz, MICROCONTROLLER, PQFP48
ST72F340S2T6 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP44
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參數(shù)描述
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