參數(shù)資料
型號： ST92F120V6T
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP64
封裝： TQFP-64
文件頁數(shù)： 158/313頁
文件大?。?/td> 4439K
代理商： ST92F120V6T
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240/313
J1850 Byte Level Protocol Decoder (JBLPD)
J1850 BYTE LEVEL PROTOCOL DECODER (Cont’d)
10.8.3 Functional Description
10.8.3.1 J1850 protocol symbols
J1850 symbols are defined as a duration (in micro-
seconds or clock cycles) and a state which can be
either an active state (logic high level on VPWO)
or a passive state (logic low level on VPWO).
An idle J1850 bus is in a passive state.
Any symbol begins by changing the state of the
VPW line. The line is in this state for a specific du-
ration depending on the symbol being transmitted.
Durations, and hence symbols, are measured as
time between successive state transitions. Each
symbol has only one level transition of a specific
duration.
Symbols for logic zero and one data bits can be ei-
ther a high or a low level, but all other symbols are
defined at only one level.
Each symbol is placed directly next to another.
Therefore, every level transition means that anoth-
er symbol has begun.
Data bits of a logic zero are either a short duration
if in a passive state or a long duration if in an active
state. Data bits of a logic one are either a long du-
ration if in a passive state or a short duration if in
an active state. This ensures that data logic zeros
predominate during bus arbitration.
An eight bit data byte transmission will always
have eight transitions. For all data byte and CRC
byte transfers, the first bit is a passive state and
the last bit is an active state.
For the duration of the VPW, symbols are ex-
pressed in terms of Tv’s (or VPW mode timing val-
ues). J1850 symbols and Tv values are described
in the SAE J1850 specification, in Table 43 and in
Table 44.
An ignored Tv I.D. occurs for level transitions
which occur in less than the minimum time re-
quired for an invalid bit detect. The VPW encoder
does not recognize these characters as they are
filtered out by the digital filter. The VPW decoder
does not resynchronize its counter with either
edge of “ignored” pulses. Therefore, the counter
which times symbols continues to time from the
last transition which occurred after a valid symbol
(including the invalid bit symbol) was recognized.
A symbol recognized as an invalid bit will resyn-
chronize the VPW decoder to the invalid bit edges.
In the case of the reception of an invalid bit, the
JBLPD peripheral will set the IBD bit in the ER-
ROR register. The JBLPD peripheral shall termi-
nate any transmissions in progress, and disable
receive transfers and RDRF flags until the VPW
decoder recognizes a valid EOF symbol from the
bus.
The JBLPD’s state machine handles all the Tv
l.D.s in accordance with the SAE J1850 specifica-
tion.
Note: Depending on the value of a control bit, the
polarity of the VPWI input can be the same as the
J1850 bus or inverted with respect to it.
Table 42. J1850 Symbol definitions
Table 43. J1850 VPW Mode Timing Value (Tv)
definitions (in clock cycles)
Symbol
Definition
Data Bit Zero
Passive for Tv1 or
Active for Tv2
Data Bit One
Passive for Tv2 or
Active for Tv1
Start of Frame (SOF)
Active for Tv3
End of Data (EOD)
Passive for Tv3
End of Frame (EOF)
Passive for Tv4
Inter Frame Separation
(IFS)
Passive for Tv6
IDLE Bus Condition (IDLE) Passive for > Tv6
Normalization Bit (NB)
Active for Tv1 or
Tv2
Break (BRK)
Active for Tv5
Pulse
Width or Tv
I.D.
Minimum
Duration
Nominal
Duration
Maximum
Duration
Ignored
0
N/A
<=7
Invalid Bit
>7
N/A
<=34
Tv1
>34
64
<=96
Tv2
>96
128
<=163
Tv3
>163
200
<=239
Tv4
>239
280
N/A
Tv5
>239
300
N/A
Tv6
>280
300
N/A
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PDF描述
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ST92F124V1QB 功能描述:8位微控制器 -MCU Flash 128K 2SCI/SPI RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時鐘頻率:50 MHz 程序存儲器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風格:SMD/SMT
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ST92F124V1T6TR 制造商:STMicroelectronics 功能描述:
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