參數(shù)資料
型號(hào)： ST92F250CV2QC
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 16-BIT, FLASH, 24 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁數(shù)： 82/398頁
文件大?。?/td> 4445K
代理商： ST92F250CV2QC
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EXTENDED FUNCTION TIMER (EFT)
EXTENDED FUNCTION TIMER (Cont’d)
10.3.3.5 Forced Compare Mode
In this section
i may represent 1 or 2.
The following bits of the CR1 register are used:
When the FOLV1 bit is set, the OLVL1 bit is copied
to the OCMP1 pin if PWM and OPM are both
cleared.
When the FOLV2 bit is set, the OLVL2 bit is copied
to the OCMP2 pin.
The OLV
Li bit has to be toggled in order to toggle
the OCMP
i pin when it is enabled (OCiE bit=1).
Notes:
– The OCF
i bit is not set when FOLVi is set, and
thus no interrupt request is generated.
– The OCFi bit can be set if OC
iR = Counter and
an interrupt can be generated if enabled. This
can be avoided by writing in the OC
iHR register.
The output compare function is inhibited till
OC
iLR is also written.
– The Input Capture function works in Forced com-
pare mode. To disable it, read the IC
iHR register.
Input capture will be inhibited till IC
iLR is read.
10.3.3.6 One Pulse Mode
One Pulse mode enables the generation of a
pulse when an external event occurs. This mode is
selected via the OPM bit in the CR2 register.
The one pulse mode uses the Input Capture1
function and the Output Compare1 function.
Procedure
To use one pulse mode, select the following in the
the CR1 register:
– Using the OLVL1 bit, select the level to be ap-
plied to the OCMP1 pin after the pulse.
– Using the OLVL2 bit, select the level to be ap-
plied to the OCMP1 pin during the pulse.
– Select the edge of the active transition on the
ICAP1 pin with the IEDG1 bit
.
And select the following in the CR2 register:
– Set the OC1E bit, the OCMP1 pin is then dedi-
cated to the Output Compare 1 function.
– Set the OPM bit.
– Select the timer clock CC[1:0] (see Table 36).
Load the OC1R register with the value corre-
sponding to the length of the pulse (see the formu-
la in Section 10.3.3.7).
Then, on a valid event on the ICAP1 pin, the coun-
ter is initialized to FFFCh and OLVL2 bit is loaded
on the OCMP1 pin. When the value of the counter
is equal to the value of the contents of the OC1R
register, the OLVL1 bit is output on the OCMP1
pin, (See Figure 94).
Notes:
– The OCF1 bit cannot be set by hardware in one
pulse mode but the OCF2 bit can generate an
Output Compare interrupt.
– The ICF1 bit is set when an active edge occurs
and can generate an interrupt if the ICIE bit is set
or ICIE is reset and IC1IE is set. The IC1R regis-
ter will have the value FFFCh.
– When the Pulse Width Modulation (PWM) and
One Pulse Mode (OPM) bits are both set, the
PWM mode is the only active one.
– When One Pulse Mode (OPM) and Forced Com-
pare 1 mode (FOLV1) bits are set then OPM is
the active mode
– Forced Compare 2 mode works in OPM
– Input Capture 2 function works in OPM
– When OC1R = FFFCh in OPM, then a pulse of
width FFFCh is generated
– If IC1HR register is read in OPM before an active
edge of ICAP1, then OPM is inhibited till IC1LR
is also read.
FOLV2 FOLV1 OLVL2
OLVL1
event occurs
Counter is
initialized
to FFFCh
OCMP1 = OLVL2
Counter
= OC1R
OCMP1 = OLVL1
When
on ICAP1
One pulse mode cycle
9
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PDF描述
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ST92T141K4M6 功能描述:8位微控制器 -MCU OTP EPROM 16K SPI RoHS:否 制造商:Silicon Labs 核心:8051 處理器系列:C8051F39x 數(shù)據(jù)總線寬度:8 bit 最大時(shí)鐘頻率:50 MHz 程序存儲(chǔ)器大小:16 KB 數(shù)據(jù) RAM 大小:1 KB 片上 ADC:Yes 工作電源電壓:1.8 V to 3.6 V 工作溫度范圍:- 40 C to + 105 C 封裝 / 箱體:QFN-20 安裝風(fēng)格:SMD/SMT
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