參數(shù)資料
型號： SY100E175JZ TR
廠商： Micrel Inc
文件頁數(shù)： 1/4頁
文件大?。?/td> 0K
描述： IC LATCH 9BIT W/PARITY 28-PLCC
標準包裝： 750
系列： 100E
邏輯類型： D 型透明鎖存器
電路： 9:9
輸出類型： 標準
電源電壓： 4.2 V ~ 5.5 V
獨立電路： 1
延遲時間 - 傳輸： 600ps
工作溫度： 0°C ~ 85°C
安裝類型： 表面貼裝
封裝/外殼： 28-LCC（J 形引線）
供應(yīng)商設(shè)備封裝： 28-PLCC
包裝： 帶卷 (TR)
其它名稱： SY100E175JZTR
SY100E175JZTR-ND
1
SY10E175
SY100E175
Micrel, Inc.
M9999-032006
hbwhelp@micrel.com or (408) 955-1690
Pin
Function
D0 – D8
Data Inputs
LEN
Latch Enable
MR
Master Reset
Q0 – Q8
Data Outputs
ODDPAR
Parity Output
VCCO
VCC to Output
DESCRIPTION
FEATURES
s 9-bit latch
s Extended 100E VEE range of –4.2V to –5.5V
s Parity detection/generation
s 800ps max. D to Output
s Reset
s Internal 75K
input pull-down resistors
s Fully compatible with Motorola MC10E/100E175
s Available in 28-pin PLCC package
The SY10/100E175 are 9-bit latches. They also feature
a tenth latched output (ODDPAR) which is formed as the
odd parity of the nine data inputs (ODDPAR is HIGH if
an odd number of the inputs are HIGH).
The E175 can also be used to generate byte parity by
using D8 as the parity-type select (L = even parity, H =
odd parity) and using ODDPAR as the byte parity output.
The LEN pin latches the data when asserted with a
logical high and makes the latch transparent when placed
at a logic low level.
9-BIT LATCH
WITH PARITY
SY10E175
SY100E175
BLOCK DIAGRAM
ODDPAR
D0
LEN
MR
Q8
Q0
D8
bits
1 – 7
D
EN
Q
R
D
EN
Q
R
D
EN
Q
R
PIN NAMES
Rev.: F
Amendment: /0
Issue Date:
March 2006
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PDF描述
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參數(shù)描述
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