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參數(shù)資料
| 型號： | SY100E451JY TR |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 1/4頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC DATA CLOCK 6BIT DIFF 28-PLCC |
| 標準包裝： | 750 |
| 系列： | 100E |
| 功能： | 主復位 |
| 類型： | D 型總線 |
| 輸出類型： | 非反相 |
| 元件數(shù)： | 1 |
| 每個元件的位元數(shù)： | 6 |
| 頻率 - 時鐘： | 1.4GHz |
| 延遲時間 - 傳輸： | 650ps |
| 觸發(fā)器類型： | 正邊沿 |
| 電源電壓： | 4.2 V ~ 5.7 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 28-LCC（J 形引線） |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | SY100E451JYTR SY100E451JYTR-ND |
1
SY10E451
SY100E451
Micrel, Inc.
M9999-032206
hbwhelp@micrel.com or (408) 955-1690
6-BIT REGISTER
DIFFERENTIAL DATA CLOCK
DESCRIPTION
The SY10/100E451 offer six D-type flip-flops with single-
ended outputs and differential data and clock inputs,
designed for use in new, high-performance ECL systems.
The registers are triggered by the rising edge of the CLK
input.
A logic HIGH on the Master Reset (MR) input resets all
outputs to a logic LOW. The VBB output is provided for use
as a reference voltage for single-ended reception of ECL
signals to that device only. When used for this purpose, it
is recommended that VBB is decoupled to VCC via a 0.01F
capacitor.
FEATURES
s 1100MHz min. toggle frequency
s Extended 100E V
EE range of –4.2V to –5.5V
s Differential inputs: data and clock
s V
BB output for single-ended use
s Asynchronous Master Reset
s Fully compatible with industry standard 10KH,
100K ECL levels
s Internal 75K
input pulldown resistors
s Fully compatible with Motorola MC10E/100E451
s Available in 28-pin PLCC package
SY10E451
SY100E451
BLOCK DIAGRAM
D
R
D
R
D
R
D
R
D
R
D
R
Q0
Q1
Q2
Q3
Q4
Q5
MR
D0
D1
D2
D3
D4
D5
VBB
CLK
/D0
/CLK
/D1
/D2
/D3
/D4
/D5
Pin
Function
D0–D5
+ Data Input
/D0–/D5
– Data Input
CLK
+ Clock Input
/CLK
– Clock Input
Q0–Q5
Data Outputs
MR
Master Reset Input
VBB
VBB Output
VCCO
VCC to Output
PIN NAMES
Rev.: G
Amendment: /0
Issue Date:
March 2006
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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