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參數(shù)資料
| 型號： | SY100EP11UZI TR |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 4/5頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER 1:2 3GHZ 8-SOIC |
| 標準包裝： | 1,000 |
| 系列： | 100EP, ECL Pro® |
| 類型： | 扇出緩沖器（分配） |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 1:2 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | ECL，LVECL，LVPECL. PECL |
| 輸出： | ECL，LVECL，LVPECL. PECL |
| 頻率 - 最大： | 3GHz |
| 電源電壓： | 2.375 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 8-SOIC（0.154"，3.90mm 寬） |
| 供應商設備封裝： | 8-SOIC |
| 包裝： | 帶卷 (TR) |
| 其它名稱： | SY100EP11UZITR SY100EP11UZITR-ND |
4
SY89322V
Micrel, Inc.
M9999-060809
hbwhelp@micrel.com or (408) 955-1690
V
CC = +3.3V ±10% or +5.0V ±10%; RL = 50 to VCC – 2V, TA = –40°C to +85°C, unless otherwise noted.
Symbol
Parameter
Condition
Min
Typ
Max
Units
f
MAX
Maximum Toggle Frequency
800
MHz
tPD
Propagation Delay
IN-to-Q
100
600
ps
t
SKEW
Within-Device Skew
Note 4
100
ps
Part-to-Part Jitter
Note 4
500
ps
t
Jitter
Cycle-to-Cycle Jitter
Note 5
2ps
RMS
Total Jitter
Note 6
25
ps
PP
t
r, tf
Output Rise/Fall Time (20% to 80%)
200
500
ps
Notes:
4. Same transition at common V
CC levels.
5. Cycle-to-cycle jitter definition: The variation of periods between adjacent cycles, T
n – Tn–1,where T is the time between rising edges of the output
signal.
6. Total jitter definition: with an ideal clock input of frequency
≤ f
MAX, no more than one output edge in 10
12 output edge will deviate by more than the
specified peak-to-peak jitter value.
AC ELECTRICAL CHARACTERISTICS
LVPECL OUTPUT INTERFACE APPLICATIONS
ZO = 50
R2
R1
R2
R3
R4
VCC —2V
VCC —1.3V
VCC
VCC = 3.3V; R1 = 130, R2 = 82, R3 = 1k, R4 = 1.6k,
VCC = 5V; R1 = 83, R2 = 125, R3 = 1k, R4 = 2.8k,
Figure 1c. Terminating Unused I/O
R2
ZO = 50
R1
VCC —2V
VCC
VCC = 3.3V; R1 = 130, R2 = 82
VCC = 5V; R1 = 83, R2 = 125
Figure 1a. Parallel Thevenin-
Equivalent Termination
ZO = 50
Rpd
50
50
C (Optional)
0.01
F
VCC —2V
VCC
VCC = 3.3V; Rpd = 50
VCC = 5V; Rpd = 100
Figure 1b. Three Resistor
“Y Termination”
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PDF描述 |
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