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參數(shù)資料
| 型號： | SY100EP15VK4G |
| 廠商： | Micrel Inc |
| 文件頁數(shù)： | 3/9頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC CLOCK BUFFER MUX 2:4 16-TSSOP |
| 標準包裝： | 94 |
| 系列： | 100EP, Precision Edge®, ECL Pro™ |
| 類型： | 扇出緩沖器（分配），多路復用器 |
| 電路數(shù)： | 1 |
| 比率 - 輸入:輸出： | 2:4 |
| 差分 - 輸入:輸出： | 是/是 |
| 輸入： | HSTL，LVECL，LVPECL |
| 輸出： | LVECL，LVPECL |
| 頻率 - 最大： | 2.5GHz |
| 電源電壓： | 2.97 V ~ 5.5 V |
| 工作溫度： | -40°C ~ 85°C |
| 安裝類型： | 表面貼裝 |
| 封裝/外殼： | 16-TSSOP（0.173"，4.40mm 寬） |
| 供應商設備封裝： | 16-TSSOP |
| 包裝： | 管件 |
| 產(chǎn)品目錄頁面： | 1083 (CN2011-ZH PDF) |
| 其它名稱： | 576-1992-5 SY100EP15VK4G-ND |
3
ECL Pro
SY100EP15V
Micrel, Inc.
M9999-120505
hbwhelp@micrel.com or (408) 955-1690
TRUTH TABLE(1)
CLK0
CLK1
SEL
/EN
Q
LX
L
HX
L
H
XL
H
L
XH
H
L
H
XL
H
L
X
HH
L
PIN DESCRIPTION
Pin
Pin Number
Function
1, 2, 3, 4
Q0 – Q3
Outputs 0 through 3: 100KEP (LV)PECL/(LV)ECL compatible differential outputs. Terminate
5, 6, 7, 8
/Q0 – /Q3
with 50 to VCC–2V. Unused output pairs may be left floating, or pulled-down with a 2k
resistor to the most negative supply. Unused single-ended outputs must have a balanced load.
For AC-coupled applications, the output stage emitter follower must have a DC current path to
ground. See “Termination” section.
9
VEE
Negative Power Supply: For PECL/LVPECL applications, connect to GND.
10
SEL
100KEP (LV)PECL/(LV)ECL Compatible 2:1 Mux Input Select Control. See “Truth Table.” The
select (SEL) pin includes an internal 75k pull-down resistor. Default condition when left floating
is LOW, and CLK0 input is selected.
11, 12
CLK0, /CLK0
Differential (LV)PECL/(LV)ECL/HSTL Compatible Input: The inputs include an internal 75k
pull-down resistor on CLK0 and internal 75k pull-up and pull-down on /CLK0. Default condition
for CLK0 is LOW when left floating and VCC/2 for /CLK0 when left floating.
13
VBB
Reference Output Voltage: This reference is typically used to bias the unused inverting input for
single-ended input applications, or as the termination point for AC-coupled differential input
applications. VBB reference value is approximately VCC–1.3V, and tracks Vcc 1:1. Maximum
sink/source capability for V
BB is 0.50mA. For single ended inputs, connect to the unused input
through a 50 resistor. Decouple the VBB pin with a 0.01F capacitor to VCC.
14
CLK1
Single-Ended (LV)PECL/(LV)ECL Compatible Input: This pin includes an internal 75k
pull-down resistor. Default condition is LOW when left floating.
15
/EN
100KEP (LV)PECL/(LV)ECL Compatible Input: This synchronous pin controls the output state.
See “Truth Table.” To ensure proper synchronous operation, adhere to the Set-up and Hold
times, as described in the AC electrical table. When /EN pin goes HIGH, Q outputs go LOW, and
/Q outputs go HIGH on the next falling clock transition. This synchronous operation avoids any
chance of generating a runt pulse.
16
VCC
Positive Power Supply: Bypass with 0.1F//0.01F low ESR capacitors.
Note:
1.
= Negative edge.
相關PDF資料 |
PDF描述 |
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