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參數(shù)資料
| 型號： | SY10E156JCTR |
| 廠商： | MICREL INC |
| 元件分類： | 通用總線功能 |
| 英文描述： | 3-BIT 4:1 MUX-LATCH |
| 中文描述： | 10E SERIES, LOW LEVEL TRIGGERED D LATCH, COMPLEMENTARY OUTPUT, PQCC28 |
| 封裝： | PLASTIC, LCC-28 |
| 文件頁數(shù)： | 1/4頁 |
| 文件大?。?/td> | 60K |
| 代理商： | SY10E156JCTR |
I
900ps max. D to output
I
Extended 100E V
EE
range of –4.2V to –5.5V
I
800ps max. LEN to output
I
Differential outputs
I
Asynchronous Master Reset
I
Dual latch enables
I
Fully compatible with industry standard 10KH,
100K ECL levels
I
Internal 75K
input pulldown resistors
I
Fully compatible with Motorola MC10E/100E156
I
Available in 28-pin PLCC package
FEATURES
3-BIT 4:1
MUX-LATCH
The SY10/100E156 offer three 4:1 multiplexers followed
by latches with differential outputs, designed for use in
new, high-performance ECL systems. The two external
latch enable signals (LEN
1
and LEN
2
) are gated through a
logical OR operation before use as control for the three
latches. When both LEN
1
and LEN
2
are at a logic LOW, the
latches are transparent, thus presenting the data from the
multiplexers at the output pins. If either LEN
1
or LEN
2
(or
both) are at a logic HIGH, the outputs are latched.
The multiplexer operation is controlled by the Select
(SEL
0
, SEL
1
) signals which select one of the four bits of
input data at each mux to be passed through.
The MR (Master Reset) signal operates asynchronously
to take all outputs to a logic LOW.
DESCRIPTION
Rev.: C
Issue Date:
Amendment: /1
February, 1998
SY10E156
SY100E156
BLOCK DIAGRAM
PIN CONFIGURATION
V
EE
LEN
1
SEL
0
SEL
1
MR
LEN
2
D
1c
D
2
26
27
28
1
2
3
4
18
17
16
15
14
13
12
25 24 23 22 21 20 19
5
6
7
8
9
10 11
Q
0
V
C
Q
2
Q
2
V
CC
Q
1
Q
1
V
CCO
Q
0
D
2
PLCC
TOP VIEW
J28-1
D
1
D
2
D
2
D
0
D
0
D
0
D
0
D
1
D
1
V
C
Pin
Function
D
0x
–D
2x
Input Data
SEL
0
, SEL
1
Select Inputs
LEN
1
, LEN
2
Latch Enables
MR
Master Reset
Q
0
–Q
2
True Outputs
Q
0
–Q
2
Inverted Outputs
V
CCO
V
CC
to Output
PIN NAMES
D
R
E
N
4:1
MUX
D
R
E
N
4:1
MUX
D
R
E
N
4:1
MUX
Q
0
Q
0
Q
1
Q
1
Q
2
Q
2
MR
D
0a
D
0b
D
0c
D
0d
LEN
1
LEN
2
SEL
1
D
1a
D
1b
D
1c
D
1d
D
2a
D
2b
D
2c
D
2d
SEL
0
1
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SY10E157JC | QUAD 2:1 MULTIPLEXER |
| SY10E157JCTR | QUAD 2:1 MULTIPLEXER |
| SY10E157 | QUAD 2:1 MULTIPLEXER |
| SY10E158JC | 5-BIT 2:1 MULTIPLEXER |
| SY10E158JCTR | 5-BIT 2:1 MULTIPLEXER |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| SY10E156JZ | 功能描述:IC MUX-LATCH 3BIT 4:1 28-PLCC RoHS:是 類別:集成電路 (IC) >> 邏輯 - 信號開關(guān)，多路復(fù)用器，解碼器 系列:10E 標(biāo)準(zhǔn)包裝:25 系列:74HC 類型:解碼器 電路:1 x 2:4 獨立電路:2 輸出電流高，低:5.2mA，5.2mA 電壓電源:單電源 電源電壓:2 V ~ 6 V 工作溫度:-40°C ~ 85°C 安裝類型:通孔 封裝/外殼:16-DIP（0.300"，7.62mm） 供應(yīng)商設(shè)備封裝:16-DIP 包裝:管件 |
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