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參數(shù)資料
| 型號： | TLV5734PAGG4 |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | ADC |
| 英文描述： | 3-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP64 |
| 封裝： | GREEN, PLASTIC, TQFP-64 |
| 文件頁數(shù)： | 17/20頁 |
| 文件大小： | 288K |
| 代理商： | TLV5734PAGG4 |
TLV5734
TRIPLE 8BIT 30MSPS ADC WITH HIGH
PRECISION CLAMP FOR YUV/RGB VIDEO
SLES026A APRIL 2002 REVISED JANUARY 2003
6
POST OFFICE BOX 655303
DALLAS, TEXAS 75265
detailed description
ADC
The TLV5734 includes three 8-bit A/D channels. Each ADC employs a three-stage switched capacitor-pipelined
architecture to achieve high accuracy and high throughput with low power consumption. The analog input is
sampled when the external clock, CLK, goes from low to high. The INIT signal is used to initialize the order of
output data when operating in the 4:2:2 or 4:1:1 output format mode. After INIT changes from low to high, the
first reinitialized output data is available after a 5-clock-cycle delay from the rising edge of the CLK (see the
timing diagram, Figure 1).
Pulling the OEB pin (pin 4, 27 or 34) high puts the corresponding ADC output in the high-impedance state.
tw(H)
tw(L)
N2
CLK
INIT
Analog Input
Sampling Instance
N1
Analog Input
Digital Output
N7
N1
N
N6
N
N+1
N5
N+1
N+2
N4
N+2
N+3
N3
N+3
N+4
N2
N+4
N+5
N1
N+5
N+6
N
N+6
N+7
N+1
N+7
tpd
Data Latency = 5 CLKs
Output Re-initialized
treset
th
tsu
Figure 1. Timing Diagram
相關PDF資料 |
PDF描述 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
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