參數(shù)資料
型號(hào)： TMP90C800
廠商： Toshiba Corporation
元件分類： 通用總線功能
英文描述： High Speed Advanced CMOS 8-bit Microcontroller,Integrating 8-Bit CPU,RAM，ROM，General Serial Interface,Timer/Event Counter(高速、先進(jìn)的 CMOS 8位微控制器（芯片集成了8位CPU,ROM，RAM，通用串行接口，定時(shí)器/事件計(jì)數(shù)器）)
中文描述： 采用先進(jìn)的CMOS高速8位微控制器，集成8位CPU，內(nèi)存，光盤，通用串行接口，定時(shí)器/事件計(jì)數(shù)器（高速，先進(jìn)的的CMOS 8位微控制器（芯片集成了8位的CPU，ROM和RAM內(nèi)存，通用串行接口，定時(shí)器/事件計(jì)數(shù)器））
文件頁數(shù)： 11/14頁
文件大?。?/td> 404K
代理商： TMP90C800
TOSHIBA CORPORATION
11/14
TMP90C800/801
AC Measuring Conditions
Output level: High 2.2V/Low 0.8V, C
(However, CL = 100pF for AD0 ~ 7, A8 ~ 15, ALE, RD, WR)
Input level: High 2.4V/Low 0.45V (AD0 ~ AD7)
High 0.8V
CC
/Low 0.2V
L
= 50pF
CC
(excluding AD0 ~ AD7)
4.3 AC Characteristics
V
CC
= 5V
CL = 50pF TA = -20 ~ 70
±
10% TA = -40 ~ 85
°
C (1 ~ 10MHz)
C (1 ~ 12.5MHz)
°
Symbol
Parameter
Variable
10MHz Clock
12.5MHz Clock
Unit
Min
Max
Min
Max
Min
Max
t
OSC
t
CYC
t
WH
t
WL
t
AL
t
LA
t
LL
t
LC
t
CL
t
ACL
t
ACH
t
CA
t
ADL
t
ADH
t
RD
t
RR
t
HR
t
RAE
t
WW
t
DW
t
WD
t
ACKH
t
ACKL
t
CKHA
t
CCK
t
CKHC
t
DCK
t
CWA
t
AWAL
t
WAH
t
AWAH
t
CPW
t
PRC
t
CPR
Oscillation cycle ( = x)
80
1000
100
–
80
–
ns
CLK Period
4x
4x
400
–
320
–
ns
CLK High width
2x - 40
–
160
–
120
–
ns
CLK Low width
2x - 40
–
160
–
120
–
ns
A0 ~ 7 effective address
→
A0 ~ 7 hold
ALE Pulse width
→
ALE fall
0.5x - 15
–
35
–
25
–
ns
ALE fall
0.5x - 15
–
35
–
25
–
ns
x - 40
–
60
–
40
–
ns
ALE fall RD/WR fall
→
A0 ~ 7 effective address
0.5x - 30
–
20
–
10
–
ns
RD/WR
ALE rise
0.5x - 20
–
30
–
20
–
ns
→
→
RD/WR fall
x - 25
–
75
–
55
–
ns
Upper effective address
→
A0 ~ 7 effective address
Upper effective address
→
Effective data input
RD fall
→
Effective data input
RD Pulse width
RD rise
→
Data hold
RD rise
→
Address enable
WR pulse width
Effective data
→
WR rise
WR rise
→
Effective data hold
Upper address
→
CLK fall
Lower address
→
CLK fall
CLK fall
→
Upper address hold
RD/WR
→
CLK fall
CLK fall
→
RD/WR rise
Valid data CLK fall
RD/WR
fall
→
Valid WAIT
Lower address
→
Valid WAIT
CLK fall
→
Valid WAIT hold
Upper address
→
Valid WAIT
CLK fall
→
Port Data Output
Port Data Input
→
CLK fall
CLK fall
→
Port Data hold
RD/WR fall
1.5x - 50
–
100
–
70
–
ns
RD/WR fall
Upper address hold
0.5x - 20
–
30
–
20
–
ns
→
Effective data input
–
3.0x - 35
–
265
–
205
ns
–
3.5x - 55
–
295
–
225
ns
–
2.0x - 50
–
150
–
110
ns
2.0x - 40
–
160
–
120
–
ns
0
–
0
–
0
–
ns
x - 15
–
85
–
65
–
ns
2.0x - 40
–
160
–
120
–
ns
2.0x - 50
–
150
–
110
–
ns
0.5x - 10
–
40
–
30
–
ns
2.5x - 50
–
200
–
150
–
ns
2.0x - 50
–
150
–
110
–
ns
1.5x - 80
–
70
–
40
–
ns
x - 25
–
75
–
55
–
ns
x - 60
–
40
–
20
–
ns
x - 50
–
50
–
30
–
ns
–
x - 40
–
60
–
40
ns
–
2.0x - 70
–
130
–
90
ns
0
–
0
–
0
–
ns
–
2.5x - 70
–
180
–
130
ns
–
x + 200
–
300
–
280
ns
200
–
200
–
200
–
ns
100
–
100
–
100
–
ns
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PDF描述
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