參數(shù)資料
型號： TMP90P802
廠商： Toshiba Corporation
英文描述： A System Evaluation LSI With 8-Bit CPU,One-Time PROM(8192 x 8-Bit),RAM(256 x 8-Bit)(系統(tǒng)評估大規(guī)模集成電路（集成8位CPU，一次可編程ROM(8192 x 8位),RAM(256 x 8位))
中文描述： 一個系統(tǒng)評價芯片與8位CPU，一次性可編程（8192 × 8位），內(nèi)存（256 × 8位）（系統(tǒng)評估大規(guī)模集成電路（集成8位的CPU，一次可編程ROM的（8192 x 8位），內(nèi)存（256 × 8位））
文件頁數(shù)： 10/14頁
文件大小： 426K
代理商： TMP90P802
10/14
TOSHIBA CORPORATION
TMP90P802A
4.3 AC Characteristics
AC output level High 2.2V/Low 0.8V
AC input level High 2.4V/Low 0.45V (D0 – D7)
High 0.8V
CC
/Low 0.2V
CC
(excluding D0 – D7)
V
CL = 50pF TA = -20 ~ 70
CC
= 5V
±
10% TA = -40 ~ 85
°
C (1 ~ 10MHz)
C (1 ~ 16MHz)
°
Symbol
Parameter
Variable
10MHz Clock
12.5MHz Clock
Unit
Min
Max
Min
Max
Min
Max
t
OSC
t
CYC
t
WL
t
WH
t
AC
t
RR
t
CA
t
AD
t
RD
t
HR
t
WW
t
DW
t
WD
t
CWA
t
AWA
t
WAS
t
WAH
t
RV
t
CPW
t
PRC
t
CPR
t
CHCL
t
CLC
t
CLHA
t
ACL
t
CLD
OSC. Period = x
80
1000
100
–
80
–
ns
CLK Period
4x
4x
400
–
320
–
ns
CLK Low width
2x - 40
–
160
–
120
–
ns
CLK High width
2x - 40
–
160
–
120
–
ns
Address Setup to RD, WR
x - 45
–
55
–
35
–
ns
RD Low width
2.5x - 40
–
210
–
160
–
ns
Address Hold Time After RD, WR
0.5x - 30
–
20
–
10
–
ns
Address to Valid Data In
–
3.5x - 95
–
255
–
185
ns
RD to Valid Data In
–
2.5x - 80
–
170
–
120
ns
Input Data Hold After RD
0
–
0
–
0
–
ns
WR Low width
2.5x - 40
–
210
–
160
–
ns
Data Setup to WR
2x - 50
–
150
–
110
–
ns
Data Hold After WR
20
90
20
90
20
90
ns
RD, WR to Valid WAIT
–
1.5x - 100
–
50
–
20
ns
Address to Valid WAIT
–
2.5x - 130
–
120
–
70
ns
WAIT Setup to CLK
70
–
70
–
70
–
ns
WAIT Hold After CLK
0
–
0
–
0
–
ns
RD/WR Recovery Time
1.5x - 35
–
115
–
85
–
ns
CLK to Port Data Output
–
x + 200
–
300
–
260
ns
Port Data Setup to CLK
200
–
200
–
200
–
ns
Port Data Hold After CLK
100
–
100
–
100
–
ns
RD/WR Hold After CLK
x - 60
–
40
–
20
–
ns
RD/WR Setup to CLK
1.5x - 50
–
100
–
70
–
ns
Address Hold After CLK
1.5x - 80
–
70
–
40
–
ns
Address Setup to CLK
2.5x - 80
–
170
–
120
–
ns
Data Setup to CLK
x - 50
–
50
–
30
–
ns
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PDF描述
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