參數(shù)資料
型號(hào)： TMS320C6455ZTZ7
廠(chǎng)商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： Fixed-Point Digital Signal Processor
中文描述： 定點(diǎn)數(shù)字信號(hào)處理器
文件頁(yè)數(shù)： 105/250頁(yè)
文件大?。?/td> 1838K
代理商： TMS320C6455ZTZ7
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7.4.1
EDMA3 Device-Specific Information
7.4.2
EDMA3 Channel Synchronization Events
TMS320C6455
Fixed-Point Digital Signal Processor
SPRS276H–MAY 2005–REVISED OCTOBER 2007
The EDMA supports two addressing modes: constant addressing and increment addressing mode.
Constant addressing mode is applicable to a very limited set of use cases; for most applications increment
mode can be used. On the C6455 DSP, the EDMA can use constant addressing mode only with the
Enhanced Viterbi-Decoder Coprocessor (VCP2) and the Enhanced Turbo Decoder Coprocessor (TCP2).
Constant addressing mode is not supported by any other peripheral or internal memory in the C6455 DSP.
Note that increment mode is supported by all C6455 peripherals, including VCP2 and TCP2. For more
information on these two addressing modes, see the
TMS320C645x DSP Enhanced DMA (EDMA3)
Controller User's Guide
(literature number SPRU966).
A DSP interrupt must be generated at the end of an HPI or PCI boot operation to begin execution of the
loaded application. Since the DSP interrupt generated by the HPI and PCI is mapped to the EDMA event
DSP_EVT (DMA channel 0), it will get recorded in bit 0 of the EDMA Event Register (ER). This event must
be cleared by software before triggering transfers on DMA channel 0. The EDMA3 on the C6455 DSP
supports active memory protection, but it does not support proxied memory protection.
The EDMA3 supports up to 64 DMA channels that can be used to service system peripherals and to move
data between system memories. DMA channels can be triggered by synchronization events generated by
system peripherals.
Table 7-3
lists the source of the synchronization event associated with each of the
DMA channels. On the C6455, the association of each synchronization event and DMA channel is fixed
and cannot be reprogrammed.
For more detailed information on the EDMA3 module and how EDMA3 events are enabled, captured,
processed, prioritized, linked, chained, and cleared, etc., see the
TMS320C645x DSP Enhanced DMA
(EDMA3) Controller User's Guide
(literature number SPRU966).
Table 7-3. C6455 EDMA3 Channel Synchronization Events
(1)
EDMA
CHANNEL
0
(2)
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
BINARY
EVENT NAME
EVENT DESCRIPTION
000 0000
000 0001
000 0010
000 0011
000 0100
000 0101
000 0110
000 0111
000 1000
000 1001
000 1010
000 1011
000 1100
000 1101
000 1110
000 1111
001 0000
001 0001
DSP_EVT
TEVTLO0
TEVTHI0
-
-
-
-
-
-
-
-
-
XEVT0
REVT0
XEVT1
REVT1
TEVTLO1
TEVTHI1
HPI/PCI-to-DSP event
Timer 0 lower counter event
Timer 0 high counter event
None
None
None
None
None
None
None
None
None
McBSP0 transmit event
McBSP0 receive event
McBSP1 transmit event
McBSP1 receive event
Timer 1 lower counter event
Timer 1 high counter event
(1)
In addition to the events shown in this table, each of the 64 channels can also be synchronized with the transfer completion or alternate
transfer completion events. For more detailed information on EDMA event-transfer chaining, see the
TMS320C645x DSP Enhanced
DMA (EDMA3) Controller User's Guide
(literature number SPRU966).
HPI boot and PCI boot are terminated using a DSP interrupt. The DSP interrupt is registered in bit 0 (channel 0) of the EDMA Event
Register (ER). This event must be cleared by software before triggering transfers on DMA channel 0.
(2)
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C64x+ Peripheral Information and Electrical Specifications
105
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