參數(shù)資料
型號(hào)： TMS320DM6443_07
廠商： Texas Instruments, Inc.
英文描述： Digital Media System-on-Chip
中文描述： 數(shù)字媒體系統(tǒng)片上
文件頁(yè)數(shù)： 104/221頁(yè)
文件大?。?/td> 1582K
代理商： TMS320DM6443_07
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www.ti.com
6.6 Clock PLLs
TMS320DM6443
Digital Media System-on-Chip
SPRS282E–DECEMBER 2005–REVISED MARCH 2007
There are two independently controlled PLLs on DM6443. PLL1 generates the frequencies required for the
DSP, ARM, DMA, VPFE, and other peripherals. PLL2 generates the frequencies required for the DDR2
interface and the VPBE in certain modes. The recommended reference clock for both PLLs is the 27-MHz
crystal input. The USB2.0 PHY contains a third PLL embedded within it and the 24-MHz oscillator is its
reference clock source. This particular PLL is only usable for USB operation, and is discussed further in
the
TMS320DM644x DMSoC Univeral Serial Bus (USB) Controller User's Guide
(literature number
SPRUE35
).
A summary of the PLL controller registers is shown in
Table 6-12
. For more details, see the
TMS320DM644x DMSoC ARM Subsystem Reference Guide
(literature number
SPRUE14
).
Table 6-12. PLL and Reset Controller Registers Memory Map
HEX ADDRESS RANGE
REGISTER ACRONYM
DESCRIPTION
PLL1 Controller Registers
Peripheral Identification and Revision Information Register
Reset Type Register
PLL Controller 1 Operations Control Register
PLL Controller 1 Multiplier Control Register
PLL Controller 1 Control-Divider 1 Register (SYSCLK1)
PLL Controller 1 Control-Divider 2 Register (SYSCLK2)
PLL Controller 1 Control-Divider 3 Register (SYSCLK3)
PLL Controller 1 Post-Divider Control Register
PLL Controller 1 Bypass Control-Divider Register (SYSCLKBP)
PLL Controller 1 Command Register
PLL Controller 1 Status Register (Shows PLLCTRL Status)
PLL Controller 1 Alignment Control Register
(Indicates Which SYSCLKs Need to be Aligned for Proper Device Operation)
PLL Controller 1 Divider Change Register
(Indicates if SYSCLK Divide Ratio has Been Modified)
PLL Controller 1 Clock Enable Register
PLL Controller 1 Clock Status Register (For All Clocks Except SYSCLKx)
PLL Controller 1 System Clock Status 1 Register (Indicates SYSCLK on/off
Status)
PLL Controller 1 Control-Divider 4 Register (SYSCLK4)
PLL Controller 1 Control-Divider 5 Register (SYSCLK5)
Peripheral Identification and Revision Information Register
PLL Controller 2 Operations Control Register
PLL Controller 2 Multiplier Control Register
PLL Controller 2 Control-Divider 1 Register (SYSCLK1)
PLL Controller 2 Control-Divider 2 Register (SYSCLK2)
PLL Controller 2 Post-Divider Control Register
PLL Controller 2 Bypass Control-Divider Register (SYSCLKBP)
PLL Controller 2 Command Register
PLL Controller 2 Status Register (Shows PLLCTRL Status)
PLL Controller 2 Alignment Control Register
(Indicates Which SYSCLKs Need to be Aligned for Proper Device Operation)
PLL Controller 2 Divider Change Register
(Indicates if SYSCLK Divide Ratio has Been Modified)
PLL Controller 2 Clock Enable Register
PLL Controller 2 Clock Status Register (For All Clocks Except SYSCLKx)
0x01C4 0800
0x01C4 08E4
0x01C4 0900
0x01C4 0910
0x01C4 0918
0x01C4 091C
0x01C4 0920
0x01C4 0928
0x01C4 092C
0x01C4 0938
0x01C4 093C
PID
RSTYPE
PLLC
PLLM
PLLDIV1
PLLDIV2
PLLDIV3
POSTDIV
BPDIV
PLLCMD
PLLSTAT
0x01C4 0940
ALNCTL
0x01C4 0944
DCHANGE
0x01C4 0948
0x01C4 094C
0x01C4 0950
CKEN
CKSTAT
SYSTAT
0x01C4 0960
0x01C4 0964
0x01C4 0C00
0x01C4 0D00
0x01C4 0D10
0x01C4 0D18
0x01C4 0D1C
PLLDIV4
PLLDIV5
PID
PLLC
PLLM
PLLDIV1
PLLDIV2
POSTDIV
BPDIV
PLLCMD
PLLSTAT
0x01C4 0D20 - 0x01C4 0D2B
0x01C4 0D2C
0x01C4 0D38
0x01C4 0D3C
0x01C4 0D40
ALNCTL
0x01C4 0D44
DCHANGE
0x01C4 0D48
0x01C4 0D4C
CKEN
CKSTAT
Peripheral and Electrical Specifications
104
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PDF描述
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