參數(shù)資料
型號： TMS320DM647ZUT900
廠商： Texas Instruments, Inc.
英文描述： Digital Media Processor
中文描述： 數(shù)字媒體處理器
文件頁數(shù)： 64/166頁
文件大?。?/td> 1341K
代理商： TMS320DM647ZUT900
www.ti.com
P
1
0
DIVIDER D4
CLKIN1
PLLEN (PLLCTL.[0])
SYSCLK1
SYSCLK2
AECLKIN (External EMIF Clock Input)
EMIFA
DIVIDER PREDIV
DIVIDER D1
DIVIDER D2
AECLKOUT
PLLV1
C2
C1
EMI Filter
+1.8 V
560 pF 0.1 F
SYSCLK5
SYSREFCLK
(C64x+ MegaModule)
DIVIDER D5
PLL1 Controller
(EMIF Input Clock)
DM647/DM648
/1, /2, /3
ENA
PREDEN (PREDIV.[15])
/3
ENA
/2, /4,
..., /16
PLL1
PLLM
x1, x15,
x30, x32
D4EN (PLLDIV4.[15])
SYSCLK4
(Internal EMIF Clock Input)
SYSCLK4
P
P
SYSCLK3
DIVIDER D3
/6
SYSCLK6
DIVIDER D6
ENA
D2EN (PLLDIV2.[15])
/1, /2,
..., /8
(Emulation and Trace)
VICP cop_clk/2
VICP cop_clk
/4
/2
0 1
AECLKINSEL
(AEA[17] pin)
1 0
VCLK
VLYNQ
CLKDIR
/1, /2,
..., /8
CLKDIV
(CTRL.[18:16])
TMS320DM647/TMS320DM648
Digital Media Processor
SPRS372–MAY 2007
Figure 6-5. PLL Input Clock
As shown in
Figure 6-5
, the PLL1 controller features a software-programmable PLL multiplier controller
(PLLM) and five dividers (PREDIV, D1, D2, D3, D4, D5, D6). The PLL1 controller uses the device input
clock CLKIN1 to generate a system reference clock (SYSREFCLK) and five system clocks (SYSCLK1,
SYSCLK2, SYSCLK3, SYSCLK4, SYSCLK5 and SYSCLK6). PLL1 power is supplied externally via the
PLL1 power-supply pin (PLLV1). An external EMI filter circuit must be added to PLLV1, as shown in
Figure 8-11. The 1.8-V supply of the EMI filter must be from the same 1.8-V power plane supplying the I/O
power-supply pin, D
VDD18
. TI requires EMI filter manufacturer Murata, part number NFM18CC222R1C3.
Peripheral Information and Electrical Specifications
64
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PDF描述
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TMX320DM647ZUT900 Digital Media Processor
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