參數(shù)資料
型號(hào)： TMS320LC17
廠商： Texas Instruments, Inc.
元件分類(lèi)： 數(shù)字信號(hào)處理
英文描述： Digital Signal Processors(278ns指令周期，分離的程序和數(shù)據(jù)總線(xiàn)，外部輪詢(xún)中斷的DSP)
中文描述： 數(shù)字信號(hào)處理器（278ns指令周期，分離的程序和數(shù)據(jù)總線(xiàn)，外部輪詢(xún)中斷的數(shù)字信號(hào)處理器）
文件頁(yè)數(shù)： 89/139頁(yè)
文件大?。?/td> 1478K
代理商： TMS320LC17
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TMS320C16
DIGITAL SIGNAL PROCESSOR
SPRS009C–JANUARY 1987–REVISED JULY 1991
POST OFFICE BOX 1443
HOUSTON, TEXAS 77001
89
reset timing
tsu(R)
tsu(R)
tw(R)
tdis(R)
td11
CLKOUT
RS
IOEN, IOWE
MEN, MWE
D15-D0
MEN
Address
Bus
(see
Note E)
Data Shown Relative To IOWE
Data In From
PC ADDR 0
Data In From
PC ADDR PC+1
AB = Address Bus
AB = PC
AB = PC+1
AB = PC = 0
AB = PC+1
Data
Out
NOTES: A. RS forces IOEN, IOWE, MWE, and MEN high and places data bus D0 through D15 in a high-impedance state. AB outputs (and
program counter) are synchronously cleared to zero after the next complete CLK cycle from RS
↓
.
B. RS must be maintained for a minimum of five clock cycles.
C. Resumption of normal program will commence after one complete CLK cycle from RS
↑
.
D. Due to the synchronization action on RS, time to execute the function can vary dependent upon when RS
↑
or RS
↓
occur in the CLK
cycle.
E. Diagram shown is for definition purpose only. IOEN, IOWE, MWE, and MEN are mutually exclusive.
F. During a write cycle, RS may produce an invalid write address.
interrupt timing
CLKOUT
tsu(INT)
tw(INT)
tf(INT)
INT
BIO timing
CLKOUT
BIO
tsu(IO)
tw(IO)
tf(IO)
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