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參數(shù)資料
| 型號： | TSC80251G2D-24IBR |
| 廠商： | Atmel |
| 文件頁數(shù)： | 21/77頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC MCU 8BIT 24MHZ HI SPD 44-PLCC |
| 標準包裝： | 500 |
| 系列： | 8x251 |
| 核心處理器： | C251 |
| 芯體尺寸： | 8/16-位 |
| 速度： | 24MHz |
| 連通性： | EBI/EMI，I²C，Microwire，SPI，UART/USART |
| 外圍設備： | POR，PWM，WDT |
| 輸入/輸出數(shù)： | 32 |
| 程序存儲器類型： | ROMless |
| RAM 容量： | 1K x 8 |
| 電壓 - 電源 (Vcc/Vdd)： | 4.5 V ~ 5.5 V |
| 振蕩器型： | 內部 |
| 工作溫度： | -40°C ~ 85°C |
| 封裝/外殼： | 44-LCC（J 形引線） |
| 包裝： | 帶卷 (TR) |
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28
AT/TSC8x251G2D
4135F–8051–11/06
Notes:
1. Logical instructions that affect a bit are in Table 27.
2. A shaded cell denotes an instruction in the C51 Architecture.
3. If this instruction addresses an I/O Port (Px, x = 0-3), add 1 to the number of states. Add 2 if it addresses a Peripheral SFR.
4. If this instruction addresses an I/O Port (Px, x = 0-3), add 2 to the number of states. Add 3 if it addresses a Peripheral SFR.
5. If this instruction addresses external memory location, add N+2 to the number of states (N: number of wait states).
6. If this instruction addresses external memory location, add 2(N+2) to the number of states (N: number of wait states).
Table 23.
Summary of Logical Instructions (2/2)
Note:
1. A shaded cell denotes an instruction in the C51 Architecture.
Shift Left LogicalSLL <dest><dest>0 ← 0
<dest>n+1 ← <dest>n, n = 0..msb-1
(CY)
← <dest>msb
Shift Right ArithmeticSRA <dest><dest>msb ← <dest>msb
<dest>n-1 ← <dest>n, n = msb..1
(CY)
← <dest>0
Shift Right LogicalSRL <dest><dest>msb ← 0
<dest>n-1 ← <dest>n, n = msb..1
(CY)
← <dest>0
SwapSWAP AA3:0 A7:4
Mnemonic
<dest>,
<src>
(1)
Comments
Binary Mode
Source Mode
Bytes
States
Bytes
States
SLL
Rm
Shift byte register left through the
MSB
32
2
1
WRj
Shift word register left through the
MSB
32
2
1
SRA
Rm
Shift byte register right
3
2
1
WRj
Shift word register right
3
2
1
SRL
Rm
Shift byte register left
3
2
1
WRj
Shift word register left
3
2
1
SWAP
A
Swap nibbles within ACC
1
2
1
2
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