參數(shù)資料
型號： TSPC750AVG8LH
英文描述： Microprocessor
中文描述： 微處理器
文件頁數(shù)： 22/44頁
文件大?。?/td> 870K
代理商： TSPC750AVG8LH
22
TSPC750A/740A
2128A–HIREL–01/02
Figure10providestheSYSCLKinputtimingdiagram.
Figure10.
SYSCLKInputTimingDiagram
60xBusInputAC
Specifications
Table10providesthe60xbusinputACtimingspecificationsfortheTSPC750Aas
definedinFigure11andFigure12.InputtimingspecificationsfortheL2busarepro-
videdinL2BusInputACSpecifications.
Notes:
1. AllinputspecificationsaremeasuredfromtheTTLlevel(0.8to2.0V)ofthesignalinquestiontothe1.4Voftherisingedge
oftheinputSYSCLK.Inputandoutputtimingsaremeasuredatthepin.
2. Address/Data/TransferAttributeinputsarecomposedofthefollowing—A[0-31],AP[0-3],TT[0-4],TBST,TSIZ[0-2],GBL,
DH[0-31],DL[0-31],DP[0-7].
3. Allothersignalinputsarecomposedofthefollowing-TS,ABB,DBB,ARTRY,BG,AACK,DBG,DBWO,TA,DRTRY,TEA,
DBDIS,HRESET,SRESET,INT,SMI,MCP,TBEN,QACK,TLBISYNC.
4. ThesetupandholdtimeiswithrespecttotherisingedgeofHRESET(seeFigure12).
5. t
sysclk
istheperiodoftheexternalclock(SYSCLK)innanoseconds(ns).Thenumbersgiveninthetablemustbemultiplied
bytheperiodofSYSCLKtocomputetheactualtimeduration(innanoseconds)oftheparameterinquestion.
6. Guaranteedbydesignandcharacterization.
7. Thisspecificationisforconfigurationmodeselectonly.AlsonotethattheHRESETmustbeheldassertedforaminimumof
255busclocksafterthePLLre-locktimeduringthepower-onresetsequence.
VM
VM = Midpoint Voltage (1.4V)
2
3
CVIL
CVIH
1
SYSCLK
VM
VM
4
4
Table10.
60xBusInputACTimingSpecifications
(1)
V
DD
=AV
DD
=L2AV
DD
=2.6V
DC
±
100mV,OV
DD
=L2OV
DD
=3.3±5%V
DC
,GND=0V
DC
,-55
≤
T
j
<125
°
C
Num
Characteristic
200,233,266MHz
Unit
Notes
Min
Max
10a
Address/Data/TransferAttributeInputsValidtoSYSCLK(Input
Setup)
2.5
-
ns
2
10b
AllOtherInputsValidtoSYSCLK(InputSetup)
3.0
-
ns
3
10c
ModeselectinputsetuptoHRESET(DRTRY,TLBISYNC)
8
-
t
sysclk
4,5,6,7
11a
SYSCLKtoAddress/Data/TransferAttributeInputsInvalid
(InputHold)
1.0
-
ns
2
11b
SYSCLKtoAllOtherInputsInvalid(InputHold)
1.0
-
ns
3
11c
HRESETtomodeselectinputhold(DRTRY,TLBISYNC)
0
-
ns
4,6,7
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