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參數(shù)資料
| 型號(hào)： | UPD16341 |
| 廠商： | NEC Corp. |
| 英文描述： | 96-BIT AC-PDP DRIVER |
| 中文描述： | 96位交流PDP驅(qū)動(dòng) |
| 文件頁(yè)數(shù)： | 13/20頁(yè) |
| 文件大?。?/td> | 125K |
| 代理商： | UPD16341 |
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Data Sheet S14076EJ2V0DS00
13
μ
PD16341
Switching Characteristics (T
A
= +25
°
C, V
DD1
=
5.0 V, V
DD2
=
110 V, V
SS1
=
V
SS2
=
0 V, Logic C
L
=
15 pF,
Driver C
L
=
50 pF, t
r
=
t
f
=
6.0 ns)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
Propagation Delay Time
t
PHL1
CLK
↑
→
A/B
34
ns
t
PLH1
34
ns
t
PHL2
/LE
↓
→
O
1
to O
96
180
ns
t
PLH2
180
ns
t
PHL3
/HBLK
→
O
1
to O
96
165
ns
t
PLH3
165
ns
t
PHL4
/LBLK
→
O
1
to O
96
160
ns
t
PLH4
160
ns
t
PHZ
HZ
→
O
1
to O
96
300
ns
t
PZH
R
L
=
10 k
180
ns
t
PLZ
300
ns
t
PZL
180
ns
Rise Time
t
TLH
O
1
to O
96
360
ns
t
TLZ
O
1
to O
96
3
μ
s
t
TZH
R
L
=
10 k
360
ns
t
THL
O
1
to O
96
450
ns
t
THZ
O
1
to O
96
3
μ
s
Fall Time
t
TZL
R
L
=
10 k
450
ns
Maximum Clock Frequency
f
MAX.
When data is read, duty
=
50 %
40
MHz
Cascade connection :
Duty
=
50 %
25
MHz
Input Capacitance
C
I
15
pF
Timing Requirement (T
A
= –40 to +85
°
C, V
DD1
= 4.5 to 5.5 V, V
SS1
=
V
SS2
=
0 V, t
r
= t
f
=
6.0 ns)
Parameter
Symbol
Conditions
MIN.
TYP.
MAX.
Unit
Clock Pulse Width
PW
CLK(H)
PW
CLK(L)
12
ns
Latch Enable Pulse Width
PW
/LE
12
ns
Blank Pulse Width
PW
/BLK
/HBLK, /LBLK
600
ns
HZ Pulse Width
PW
HZ
R
L
=
10 k
3.3
μ
s
/CLR Pulse Width
PW
/CLR
12
ns
Data Setup Time
t
SETUP
4
ns
Data Hold Time
t
HOLD
6
ns
Latch Enable Time
t
/LE1
12
ns
t
/LE2
12
ns
/CLR Timing
t
/CLR
6
ns
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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