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參數(shù)資料
| 型號(hào)： | UPD17062 |
| 廠商： | NEC Corp. |
| 英文描述： | 4-BIT SINGLE-CHIP MICROCONTROLLER CONTAINING PLL FREQUENCY SYNTHESIZER AND IMAGE DISPLAY CONTROLLER |
| 中文描述： | 4位單片機(jī)含鎖相環(huán)頻率合成器和圖像顯示控制器 |
| 文件頁(yè)數(shù)： | 7/296頁(yè) |
| 文件大?。?/td> | 1538K |
| 代理商： | UPD17062 |
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7
μ
PD17062
8.5
8.6
8.7
INDEX REGISTER (IX) AND DATA MEMORY ROW ADDRESS POINTER (MP) ......................
GENERAL-PURPOSE REGISTER POINTER (RP)..........................................................................
PROGRAM STATUS WORD (PSWORD) ......................................................................................
57
66
66
9.
REGISTER FILE (RF) ...................................................................................................................
9.1
IDCDMAEN (00H, b
1
) ......................................................................................................................
9.2
SP (01H) ...........................................................................................................................................
9.3
CE (07H, b
0
) .....................................................................................................................................
9.4
SERIAL INTERFACE MODE REGISTER (08H) ..............................................................................
9.5
BTM0MD (09H) ...............................................................................................................................
9.6
INTVSYN (0FH, b
2
) .........................................................................................................................
9.7
INTNC (0FH, b
0
) ..............................................................................................................................
9.8
HORIZONTAL SYNCHRONIZING SIGNAL COUNTER CONTROL (11H, 12H)..........................
9.9
PLL REFERENCE MODE SELECTION REGISTER (13H)..............................................................
9.10
SETTING OF INTNC PIN ACCEPTANCE PULSE WIDTH (15H)..................................................
9.11
TIMER CARRY (17H).......................................................................................................................
9.12
SERIAL INTERFACE WAIT CONTROL (18H)................................................................................
9.13
IEGNC (1FH) ....................................................................................................................................
9.14
A/D CONVERTOR CONTROL (21H)..............................................................................................
9.15
PLL UNLOCK FLIP-FLOP JUDGE REGISTER (22H).....................................................................
9.16
PORT1C I/O SETTING (27H)..........................................................................................................
9.17
SERIAL I/O0 STATUS REGISTER (28H) .......................................................................................
9.18
INTERRUPT PERMISSION FLAG (2FH) ........................................................................................
9.19
CROM BANK SELECTION (30H) ...................................................................................................
9.20
IDCEN (31H) ....................................................................................................................................
9.21
PLL UNLOCK FLIP-FLOP DELAY CONTROL REGISTER (32H) ..................................................
9.22
P1BBIOn (35H) ................................................................................................................................
9.23
P0BBIOn (36H) ................................................................................................................................
9.24
P0ABIOn (37H) ................................................................................................................................
9.25
SETTING OF INTERRUPT REQUEST GENERATION TIMING IN
SERIAL INTERFACE MODE (38H) .................................................................................................
9.26
SHIFT CLOCK FREQUENCY SETTING (39H) ...............................................................................
9.27
IRQNC (3FH) ....................................................................................................................................
67
75
75
76
76
77
77
78
78
79
79
80
80
80
81
81
82
82
83
83
84
84
85
85
86
86
87
87
10. DATA BUFFER (DBF)..................................................................................................................
10.1
DATA BUFFER STRUCTURE .........................................................................................................
10.2
FUNCTIONS OF DATA BUFFER....................................................................................................
10.3
DATA BUFFER AND TABLE REFERENCING................................................................................
10.4
DATA BUFFER AND PERIPHERAL HARDWARE .........................................................................
10.5
DATA BUFFER AND PERIPHERAL REGISTERS ..........................................................................
10.6
PRECAUTIONS WHEN USING DATA BUFFERS .........................................................................
88
88
90
91
93
97
104
11. INTERRUPT ................................................................................................................................. 106
11.1
INTERRUPT BLOCK CONFIGURATION........................................................................................
11.2
INTERRUPT FUNCTION .................................................................................................................
11.3
INTERRUPT ACCEPTANCE............................................................................................................
11.4
OPERATIONS AFTER INTERRUPT ACCEPTANCE ......................................................................
106
108
111
116
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