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參數(shù)資料
| 型號(hào)： | UPD178018AGC |
| 廠商： | NEC Corp. |
| 元件分類： | 8位微控制器 |
| 英文描述： | 8-BIT SINGLE-CHIP MICROCONTROLLERS |
| 中文描述： | 8位單晶片微控制器 |
| 文件頁(yè)數(shù)： | 35/56頁(yè) |
| 文件大?。?/td> | 314K |
| 代理商： | UPD178018AGC |
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35
μ
PD178004A, 178006A, 178016A, 178018A
(2) SERIAL INTERFACE
(T
A
= –40 to +85
°
C, V
DD
= 3.5 to 5.5 V)
(a) Serial interface channel 0
(i) 3-wire serial I/O mode (SCK0 ... internal clock output)
Parameter
Symbol
Test Conditions
MIN.
TYP.
MAX.
Unit
SCK0 cycle time
t
KCY1
4.5 V
≤
V
DD
≤
5.5 V
800
ns
3.5 V
≤
V
DD
< 4.5 V
1 600
ns
SCK0 high-/low-level width
t
KH1
,
4.5 V
≤
V
DD
≤
5.5 V
t
KCY1
/2 – 50
ns
t
KL1
3.5 V
≤
V
DD
< 4.5 V
t
KCY1
/2 – 100
ns
SI0 setup time (to SCK0
↑
)
t
SIK1
4.5 V
≤
V
DD
≤
5.5 V
100
ns
3.5 V
≤
V
DD
< 4.5 V
150
ns
SI0 hold time (from SCK0
↑
)
t
KSI1
400
ns
SO0 output delay time from SCK0
↓
t
KSO1
C = 100 pF
Note
300
ns
Note
C is the load capacitance of SO0 output line.
(ii) 3-wire serial I/O mode (SCK0 ... external clock input)
Parameter
Symbol
Test Conditions
MIN.
TYP.
MAX.
Unit
SCK0 cycle time
t
KCY2
4.5 V
≤
V
DD
≤
5.5 V
800
ns
3.5 V
≤
V
DD
< 4.5 V
1 600
ns
SCK0 high-/low-level width
t
KH2
,
4.5 V
≤
V
DD
≤
5.5 V
400
ns
t
KL2
3.5 V
≤
V
DD
< 4.5 V
800
ns
SI0 setup time (to SCK0
↑
)
t
SIK2
100
ns
SI0 hold time (from SCK0
↑
)
t
KSI2
400
ns
SO0 output delay time from SCK0
↓
t
KSO2
C = 100 pF
Note
300
ns
SCK0 at rising or falling edge time
t
R2
, t
F2
1 000
ns
Note
C is the load capacitance of SO0 output line.
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PDF描述 |
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