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    參數(shù)資料
    型號(hào)： UPD703100-33
    廠(chǎng)商： NEC Corp.
    英文描述： V850E/MS1TM 32/16-BIT SINGLE-CHIP MICROCONTROLLERS
    中文描述： V850E/MS1TM 32/16單晶片微控制器
    文件頁(yè)數(shù)： 16/132頁(yè)
    文件大?。?/td> 1174K
    代理商： UPD703100-33
    第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)當(dāng)前第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)
    Preliminary Data Sheet U14168EJ2V0DS00
    16
    μ
    PD703100A-33, 703100A-40, 703101A-33, 703102A-33
    (3/4)
    Pin Name
    I/O
    Function
    Alternate Function
    LCAS
    O
    Column address strobe signal output for DRAM’s lower data
    P90/LWR
    UCAS
    O
    Column address strobe signal output for DRAM’s higher data
    P91/UWR
    RAS0 to RAS3
    P80/CS0 to P83/CS3
    RAS4
    P84/CS4/IOWR
    RAS5
    P85/CS5/IORD
    RAS6
    P86/CS6
    RAS7
    O
    Low address strobe signal output for DRAM
    P87/CS7
    BCYST
    O
    Strobe signal output indicating start of bus cycle
    P94
    CS0 to CS3
    P80/RAS0 to
    P83/RAS3
    CS4
    P84/RAS4/IOWR
    CS5
    P85/RAS5/IORD
    CS6
    P86/RAS6
    CS7
    O
    Chip select signal output
    P87/RAS7
    WAIT
    I
    Control signal input for inserting waits in bus cycle
    PX6
    REFRQ
    O
    Refresh request signal output for DRAM
    PX5
    IOWR
    O
    DMA write strobe signal output
    P84/RAS4/CS4
    IORD
    O
    DMA read strobe signal output
    P85/RAS5/CS5
    DMARQ0 to
    DMARQ3
    I
    DMA request signal input
    P04/INTP100 to
    P07/INTP103
    DMAAK0 to
    DMAAK3
    O
    DMA acknowledge signal output
    P14/INTP110 to
    P17/INTP113
    TC0 to TC3
    O
    DMA end (terminal count) signal output
    P104/INTP120 to
    P107/INTP123
    HLDAK
    O
    Bus hold acknowledge output
    P96
    HLDRQ
    I
    Bus hold request input
    P97
    ANI0 to ANI7
    I
    Analog input to A/D converter
    P70 to P77
    NMI
    I
    Non-maskable interrupt request input
    P20
    CLKOUT
    O
    System clock output
    PX7
    CKSEL
    I
    Input for specifying clock generator’s operation mode
    —
    MODE0 to
    MODE3
    I
    Specify operation modes
    —
    RESET
    I
    System reset input
    —
    X1
    I
    —
    X2
    —
    Oscillator connection for system clock. Input is via X1 when using an
    external clock.
    —
    ADTRG
    I
    A/D converter external trigger input
    P127/INTP153
    AV
    REF
    I
    Reference voltage input for A/D converter
    —
    AV
    DD
    —
    Positive power supply for A/D converter
    —
    AV
    SS
    —
    Ground potential for A/D converter
    —
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