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參數(shù)資料
| 型號(hào)： | UPD72001-11 |
| 廠商： | NEC Corp. |
| 英文描述： | MULTI-PROTOCOL SERIAL CONTROLLERS |
| 中文描述： | 多協(xié)議串行控制器 |
| 文件頁(yè)數(shù)： | 22/40頁(yè) |
| 文件大?。?/td> | 206K |
| 代理商： | UPD72001-11 |
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μ
PD72001-11, 72001-A8
22
Serial control:
Parameter
Symbol
Condition
Rated Value
Unit
MIN.
MAX.
Transmit/receive data cycle
t
CYD
5
t
CYK
STR
X
C, TR
X
C input clock cycle
t
CYC
T
A
= –10 to +70
°
C
125
DC
ns
T
A
= –40 to +85
°
C
140
DC
ns
STR
X
C, TR
X
C input
clock pulse width
t
WCH
High level
T
A
= –10 to +70
°
C
50
DC
ns
T
A
= –40 to +85
°
C
55
DC
ns
t
WCL
Low level
T
A
= –10 to +70
°
C
60
DC
ns
T
A
= –40 to +85
°
C
65
DC
ns
STR
X
C, TR
X
C
↓
→
delay time
t
DTCTD1
×
1 mode, COP,
BOP
T
A
= –10 to +70
°
C
140
ns
T
A
= –40 to +85
°
C
145
ns
t
DTCTD2
×
16, 32, 64 mode
T
A
= –10 to +70
°
C
300
ns
T
A
= –40 to +85
°
C
305
ns
TR
X
C
↓
→
TxD delay time
t
DTCTD3
TR
X
C is output
0
100
ns
R
X
D setup time (vs. STR
X
C, TR
X
C
↑
)
t
SRDRC
When DPLL is
not used
T
A
= –10 to +70
°
C
0
ns
T
A
= –40 to +85
°
C
5
ns
R
X
D hold time (vs. STR
X
C, TR
X
C
↑
)
t
HRCRD
When DPLL is
not used
T
A
= –10 to +70
°
C
140
ns
T
A
= –40 to +85
°
C
145
ns
R
X
D
→
T
X
D delay time
t
DRDTD1
ECHO BACK mode
100
ns
t
DRDTD2
Without SDLC Loop delay
100
ns
T
X
D
→
INT delay time
t
DTDIQ
T
X
INT mode
4
6
t
CYK
T
X
D
→
DRQT
X
delay time
t
DTDDQ
T
X
DMA mode
4
6
t
CYK
RxC
↑
Note
→
INT delay time
t
DRCIQ
R
X
INT mode
7
11
t
CYK
RxC
↑
Note
→
DRQR
X
delay time
t
DRCDQ
R
X
DMA mode
7
11
t
CYK
RD
↓
→
DRQR
X
↓
delay time
t
DRDQ
140
ns
WR
↓
→
DRQT
X
↓
delay time
t
DWDQ
140
ns
Note
Of STR
X
C and TR
X
C, the one used as the receive clock.
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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