參數(shù)資料
型號： UPD78F1144AGA-HAB-AX
廠商： Renesas Electronics America
文件頁數(shù)： 622/880頁
文件大?。?/td> 0K
描述： MCU 16BIT 78K0R/KX3 64-TQFP
標準包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 50
程序存儲器容量： 128KB（128K x 8）
程序存儲器類型： 閃存
RAM 容量： 8K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 64-TQFP
包裝： 托盤
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CHAPTER 22 OPTION BYTE
User’s Manual U17854EJ9V0UD
657
Figure 22-1. Format of User Option Byte (000C0H/010C0H) (2/2)
Address: 000C0H/010C0H
Note 1
7
6
5
4
3
2
1
0
WDTINIT
WINDOW1
WINDOW0
WDTON
WDCS2
WDCS1
WDCS0
WDSTBYON
Operation control of watchdog timer counter (HALT/STOP mode)
0
Counter operation stopped in HALT/STOP mode
Note 2
1
Counter operation enabled in HALT/STOP mode
Notes 1.
Set the same value as 000C0H to 010C0H when the boot swap operation is used because 000C0H is
replaced by 010C0H.
2.
The window open period is 100% when WDSTBYON = 0, regardless the value of WINDOW1 and
WINDOW0.
Caution
The watchdog timer continues its operation during self-programming of the flash memory and
EEPROM emulation.
During processing, the interrupt acknowledge time is delayed.
Set the
overflow time and window size taking this delay into consideration.
Remarks 1.
fIL: Internal low-speed oscillation clock frequency
2.
( ): fIL = 264 kHz (MAX.)
Figure 22-2. Format of Option Byte (000C1H/010C1H)
Address: 000C1H/010C1H
Note
7
6
5
4
3
2
1
0
1
LVIOFF
Setting of LVI on power application
0
LVI is ON by default (LVI default start function enabled) upon reset release (upon power
application)
1
LVI is OFF by default (LVI default start function stopped) upon reset release (upon power
application)
Note Set the same value as 000C1H to 010C1H when the boot swap operation is used because 000C1H is
replaced by 010C1H.
Cautions 1. Be sure to set bits 7 to 1 to “1”.
2. Even when the LVI default start function is used, if it is set to LVI operation prohibition by the
software, it operates as follows:
Does not perform low-voltage detection during LVION = 0.
If a reset is generated while LVION = 0, LVION will be re-set to 1 when the CPU starts after
reset release. There is a period when low-voltage detection cannot be performed normally,
however, when a reset occurs due to WDT and illegal instruction execution.
This is due to the fact that while the pulse width detected by LVI must be 200
μs max.,
LVION = 1 is set upon reset occurrence, and the CPU starts operating without waiting for
the LVI stabilization time.
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