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參數(shù)資料
型號： UPD78F1156AGK-GAK-AX
廠商： Renesas Electronics America
文件頁數(shù)： 474/908頁
文件大?。?/td> 0K
描述： MCU 16BIT 78K0R/KX3 80-LQFP
標(biāo)準(zhǔn)包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設(shè)備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 65
程序存儲器容量： 256KB（256K x 8）
程序存儲器類型： 閃存
RAM 容量： 12K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 8x10b，D/A 2x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 80-LQFP
包裝： 托盤
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CHAPTER 13 SERIAL INTERFACE IIC0
User’s Manual U17893EJ8V0UD
523
13.5.10 Address match detection method
In I
2C bus mode, the master device can select a particular slave device by transmitting the corresponding slave
address.
Address match can be detected automatically by hardware. An INTIIC0 occurs when the address set to the slave
address register 0 (SVA0) matches the slave address sent by the master device, or when an extension code has been
received.
13.5.11 Error detection
In I
2C bus mode, the status of the serial data bus (SDA0) during data transmission is captured by IIC shift register 0
(IIC0) of the transmitting device, so the IIC0 data prior to transmission can be compared with the transmitted IIC0 data
to enable detection of transmission errors. A transmission error is judged as having occurred when the compared
data values do not match.
13.5.12 Extension code
(1) When the higher 4 bits of the receive address are either “0000” or “1111”, the extension code reception flag
(EXC0) is set to 1 for extension code reception and an interrupt request (INTIIC0) is issued at the falling edge
of the eighth clock. The local address stored in slave address register 0 (SVA0) is not affected.
(2) The settings below are specified if 11110xx0 is transferred from the master by using a 10-bit address transfer
when SVA0 is set to 11110xx0. Note that INTIIC0 occurs at the falling edge of the eighth clock.
Higher four bits of data match: EXC0 = 1
Seven bits of data match:
COI0 = 1
Remark
EXC0: Bit 5 of IIC status register 0 (IICS0)
COI0: Bit 4 of IIC status register 0 (IICS0)
(3) Since the processing after the interrupt request occurs differs according to the data that follows the extension
code, such processing is performed by software.
If the extension code is received while a slave device is operating, then the slave device is participating in
communication even if its address does not match.
For example, after the extension code is received, if you do not wish to operate the target device as a slave
device, set bit 6 (LREL0) of the IIC control register 0 (IICC0) to 1 to set the standby mode for the next
communication operation.
Table 13-5. Bit Defintions of Major Extension Codes
Slave Address
R/W Bit
Description
0 0 0 0 0 0 0
0
General call address
1 1 1 1 0 x x
0
10-bit slave address specification (during address
authentication)
1 1 1 1 0 x x
1
10-bit slave address specification (after address match, when
read command is issued)
Remark
See the I
2C bus specifications issued by NXP Semiconductors for details of extension codes
other than those described above.
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PDF描述
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UPD78F1162GC-UEU-AX 制造商:NEC Electronics Corporation 功能描述:16BIT MCU 64K FLASH 4K RAM SMD
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