參數(shù)資料
型號： UPD78F1167AGF-GAS-AX
廠商： Renesas Electronics America
文件頁數(shù)： 903/966頁
文件大?。?/td> 0K
描述： MCU 16BIT 78K0R/KX3 100-LQFP
標準包裝： 300
系列： 78K0R/Kx3
核心處理器： 78K/0R
芯體尺寸： 16-位
速度： 20MHz
連通性： 3 線 SIO，I²C，LIN，UART/USART
外圍設備： DMA，LVD，POR，PWM，WDT
輸入/輸出數(shù)： 83
程序存儲器容量： 384KB（384K x 8）
程序存儲器類型： 閃存
RAM 容量： 24K x 8
電壓 - 電源 (Vcc/Vdd)： 1.8 V ~ 5.5 V
數(shù)據(jù)轉(zhuǎn)換器： A/D 16x10b; D/A 2x8b
振蕩器型： 內(nèi)部
工作溫度： -40°C ~ 85°C
封裝/外殼： 100-LQFP
包裝： 托盤
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APPENDIX B LIST OF CAUTIONS
User’s Manual U17894EJ9V0UD
909
(10/35)
Chapter
Cl
assi
fi
cati
on
Function
Details of
Function
Cautions
Page
Input pulse
interval
measurement
The TI0n pin input is sampled using the operating clock selected with the CKS0n bit
of the TMR0n register, so an error equal to the number of operating clocks occurs.
p.280
Operation of
timer array
unit as
independent
channel
Input signal
high-/low-level
width
measurement
The TI0n pin input is sampled using the operating clock selected with the CKS0n bit
of the TMR0n register, so an error equal to the number of operating clocks occurs.
p.284
PWM function
To rewrite both TDR0n of the master channel and TDR0m of the slave channel, a
write access is necessary two times. The timing at which the values of TDR0n and
TDR0m are loaded to TCR0n and TRC0m is upon occurrence of INTTM0n of the
master channel. Thus, when rewriting is performed split before and after occurrence
of INTTM0n of the master channel, the TO0m pin cannot output the expected
waveform. To rewrite both TDR0n of the master and TDR0m of the slave, therefore,
be sure to write both the registers immediately after INTTM0n is generated from the
master channel.
p.288
One-shot pulse
output function
The timing of loading of TDR0n of the master channel is different from that of TDR0m
of the slave channel. If TDR0n and TDR0m are rewritten during operation, therefore,
an illegal waveform is output. Rewrite the TDR0n after INTTM0n is generated and the
TDR0m after INTTM0m is generated.
p.295
Chapter
7
Soft
Operation
of plural
channels of
timer array
unit
Multiple PWM
output function
To rewrite both TDR0n of the master channel and TDR0p of the slave channel 1, write
access is necessary at least twice. Since the values of TDR0n and TDR0p are
loaded to TCR0n and TCR0p after INTTM0n is generated from the master channel, if
rewriting is performed separately before and after generation of INTTM0n from the
master channel, the TO0p pin cannot output the expected waveform. To rewrite both
TDR0n of the master and TDR0p of the slave, be sure to rewrite both the registers
immediately after INTTM0n is generated from the master channel. (This applies also
to TDR0q of the slave channel 2.)
p.302
When using the real-time counter, first set RTCEN to 1, while oscillation of the
subsystem clock (fSUB) is stable. If RTCEN = 0, writing to a control register of the real-
time counter is ignored, and, even if the register is read, only the default value is read.
p.312
PER0:
Peripheral
enable register 0
Be sure to clear bit 1 of the PER0 register to 0.
p.312
RTCC0: Real-
time counter
control register 0
If RCLOE0 and RCLOE1 are changed when RTCE = 1, glitches may occur in the
32.768 kHz and 1 Hz output signals.
p.313
RTCC1: Real-
time counter
control register 1
The RIFG and WAFG flags may be cleared when the RTCC1 register is written by
using a 1-bit manipulation instruction. Use, therefore, an 8-bit manipulation instruction
in order to write to the RTCC1 register. To prevent the RIFG and WAFG flags from
being cleared during writing, disable writing by setting “1” to the corresponding bit.
When the value may be rewritten because the RIFG and WAFG flags are not being
used, the RTCC1 register may be written by using a 1-bit manipulation instruction.
p.315
Change ICT2, ICT1, and ICT0 when RINTE = 0.
p.316
When the output from RTCDIV pin is stopped, the output continues after a maximum
of two clocks of fXT and enters the low level. While 512 Hz is output, and when the
output is stopped immediately after entering the high level, a pulse of at least one
clock width of fXT may be generated.
p.316
Chapter
8
Soft
Real-time
counter
RTCC2: Real-
time counter
control register 2
After the real-time counter starts operating, the output width of the RTCDIV pin may
be shorter than as set during the first interval period.
p.316
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PDF描述
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