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參數資料
| 型號： | uPSD3253AV-24T1T |
| 廠商： | 意法半導體 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core |
| 中文描述： | 閃存可編程系統(tǒng)設備與8032微控制器內核 |
| 文件頁數： | 154/175頁 |
| 文件大?。?/td> | 1731K |
| 代理商： | UPSD3253AV-24T1T |
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UPSD3254A, UPSD3254BV, UPSD3253B, UPSD3253BV
154/175
Table 117. External Data Memory AC Characteristics (with the 5V MCU Module)
Note: 1. Conditions (in addition to those in Table 108, V
CC
= 4.5 to 5.5V): V
SS
= 0V; C
L
for Port 0, ALE and PSEN output is 100pF; C
L
for
other outputs is 80pF
Symbol
Parameter
(1)
40MHz Oscillator
Variable Oscillator
1/t
CLCL
= 24 to 40MHz
Unit
Min
Max
Min
Max
t
RLRH
RD pulse width
120
6t
CLCL
– 30
ns
t
WLWH
WR pulse width
120
6t
CLCL
– 30
ns
t
LLAX2
Address hold after ALE
10
t
CLCL
– 15
ns
t
RHDX
RD to valid data in
75
5t
CLCL
– 50
ns
t
RHDX
Data hold after RD
0
0
ns
t
RHDZ
Data float after RD
38
2t
CLCL
– 12
ns
t
LLDV
ALE to valid data in
150
8t
CLCL
– 50
ns
t
AVDV
Address to valid data in
150
9t
CLCL
– 75
ns
t
LLWL
ALE to WR or RD
60
90
3t
CLCL
– 15
t
CLCL
+ 15
ns
t
AVWL
Address valid to WR or RD
70
4t
CLCL
– 30
ns
t
WHLH
WR or RD High to ALE High
10
40
t
CLCL
– 15
t
CLCL
+ 15
ns
t
QVWX
Data valid to WR transition
5
t
CLCL
– 20
ns
t
QVWH
Data set-up before WR
125
7t
CLCL
– 50
ns
t
WHQX
Data hold after WR
5
t
CLCL
– 20
ns
t
RLAZ
Address float after RD
0
0
ns
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PDF描述 |
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參數描述 |
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