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參數(shù)資料
| 型號： | uPSD3254BV-40T1T |
| 廠商： | 意法半導(dǎo)體 |
| 元件分類： | DC/DC變換器 |
| 英文描述： | RP30 (E) Series - Powerline Regulated DC-DC Converters; Input Voltage (Vdc): 48V; Output Voltage (Vdc): 12V; 2:1 Wide Input Voltage Range; 30 Watts Output Power; 1.6kVDC Isolation; UL Certified; Fixed Operating Frequency; Six-Sided Continuous Shield; International Safety Standard Approvals; Standard 50.8 x40.6x10.2mm Package; Efficiency to 90% |
| 中文描述： | 閃存可編程系統(tǒng)設(shè)備與8032微控制器內(nèi)核 |
| 文件頁數(shù)： | 138/175頁 |
| 文件大?。?/td> | 1731K |
| 代理商： | UPSD3254BV-40T1T |
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UPSD3254A, UPSD3254BV, UPSD3253B, UPSD3253BV
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Table 102. Power Management Mode Registers PMMR2
Note: The bits of this register are cleared to zero following Power-up. Subsequent RESET pulses do not clear the registers.
Table 103. APD Counter Operation
Bit 0
X
0
Not used, and should be set to zero.
Bit 1
X
0
Not used, and should be set to zero.
Bit 2
PLD Array
WR
0 = on WR input to the PLD AND Array is connected.
1 = off WR input to PLD AND Array is disconnected, saving power.
Bit 3
PLD Array
RD
0 = on RD input to the PLD AND Array is connected.
1 = off RD input to PLD AND Array is disconnected, saving power.
Bit 4
PLD Array
PSEN
0 = on PSEN input to the PLD AND Array is connected.
1 = off PSEN input to PLD AND Array is disconnected, saving power.
Bit 5
PLD Array
ALE
0 = on ALE input to the PLD AND Array is connected.
1 = off ALE input to PLD AND Array is disconnected, saving power.
Bit 6
X
0
Not used, and should be set to zero.
Bit 7
X
0
Not used, and should be set to zero.
APD Enable Bit
ALE Level
APD Counter
0
X
Not Counting
1
Pulsing
Not Counting
1
0 or 1
Counting (Generates PDN after 15 Clocks)
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