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參數(shù)資料
| 型號： | UPSD3423E |
| 廠商： | 意法半導(dǎo)體 |
| 英文描述： | High Speed CMOS Logic Non-Inverting Octal Buffer/Line Drivers with 3-State Outputs 20-SOIC -55 to 125 |
| 中文描述： | Turbo Plus系列高速渦輪8032 USB和可編程邏輯控制器 |
| 文件頁數(shù)： | 173/264頁 |
| 文件大?。?/td> | 4320K |
| 代理商： | UPSD3423E |
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uPSD34xx - PSD MODULE
Figure
69
illustrates the priority scheme of the
memory elements of the PSD Module. Priority re-
fers to which memory will ultimately produce a
byte of data or code to the 8032 MCU for a given
bus cycle. Any memory on a higher level can over-
lap and has priority over any memory on a lower
level. Memories on the same level must not over-
lap.
Example:
FS0 is valid when the 8032 produces an
address in the range of 8000h to BFFFh.
CSBOOT0 is valid from 8000h to 9FFFh. RS0 is
valid from 8000h to 87FFh. Any address from the
8032 in the range of RS0 always accesses the
SRAM. Any address in the range of CSBOOT0
greater than 87FFh (and less than 9FFFh) auto-
matically addresses Secondary Flash memory.
Any address greater than 9FFFh accesses Main
Flash memory. One-half of the Main Flash memo-
ry segment and one-fourth of the Secondary Flash
memory segment cannot be accessed by the
8032.
Figure 69. PSD Module Memory Priority
The VM Register.
One of the csiop registers (the
VM Register) controls whether or not the 8032 bus
control signals RD, WR, and PSEN are routed to
the Main Flash memory, or the Secondary Flash
memory. Routing of these signals to these PSM
Module memories determines if memories reside
in 8032 program address space, 8032 XDATA
space, or both. The initial setting of the VM Regis-
ter is determined by a choice in PSDsoft Express
and programmed into the uPSD34xx in a non-vol-
atile fashion using JTAG. This initial setting is
loaded into the VM Register upon power-up and
also loaded upon any reset event. However, the
8032 may override the initial VM Register setting
at run-time by writing to the VM Register, which is
useful for IAP.
Table 104., page 174
defines bit functions within
the VM Register.
Note:
Bit 7, PIO_EN, is not related to the memory
manipulation functions of Bits 1, 2, 3, and 4. SRAM
and csiop registers are always in XDATA space
and cannot reside in program space.
Figure 70., page 174
illustrates how the VM Reg-
ister affects the routing of RD, WR, and PSEN to
the memories on the PSD Module. As an example,
if we apply the value 0Ch to the VM Register to im-
plement the memory map example shown in
Fig-
ure 64., page 169
, then the routing of RD, WR,
and PSEN would look like that shown in
Figure
71., page 175
.
In this example, the configuration is specified in
PSDsoft Express and programmed into the
uPSD34xx using JTAG. Upon power-on or any re-
set condition, the non-volatile value 0Ch is loaded
into the VM Register. At runtime, the value 0Ch in
the VM Register may be changed (overridden) by
the 8032 if desired to implement IAP or other func-
tions.
Level 1
SRAM,
CSIOP, and
Peripheral I/O
Mode
Level 2
Secondary
Flash Memory
Highest Priority
Level 3
Main Flash Memory
Lowest Priority
AI02867E
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