參數(shù)資料
型號(hào)： V62C5181024LL-70W
廠商： Mosel Vitelic, Corp.
英文描述： 128K x 8 Static RAM
中文描述： 128K的× 8靜態(tài)RAM
文件頁(yè)數(shù)： 6/12頁(yè)
文件大小： 59K
代理商： V62C5181024LL-70W
6
V62C5181024 Rev. 2.2 February 2000
MOSEL VITELIC
V62C5181024
AC Electrical Characteristics
(over all temperature ranges)
Read Cycle
Write Cycle
Parameter
Name
Parameter
-35
-45
-55
-70
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
t
RC
Read Cycle Time
35
—
45
—
55
—
70
—
ns
t
AA
Address Access Time
—
35
—
45
—
55
—
70
ns
t
ACS1
Chip Enable Access Time
—
35
—
45
—
55
—
70
ns
t
ACS2
Chip Enable Access Time
—
35
—
45
—
55
—
70
ns
t
OE
Output Enable to Output Valid
—
10
—
20
—
25
—
35
ns
t
CLZ1
Chip Enable to Output in Low Z
3
—
5
—
7
—
10
—
ns
t
CLZ2
Chip Enable to Output in Low Z
3
—
5
—
7
—
10
—
ns
t
OLZ
Output Enable to Output in Low Z
5
—
5
—
5
—
5
—
ns
t
CHZ
Chip Disable to Output in High Z
0
10
0
15
0
20
0
25
ns
t
OHZ
Output Disable to Output in High Z
0
10
0
15
0
20
0
25
ns
t
OH
Output Hold from Address Change
3
—
3
—
3
—
3
—
ns
Parameter
Name
Parameter
-35
-45
-55
-70
Unit
Min.
Max.
Min.
Max.
Min.
Max.
Min.
Max.
t
WC
Write Cycle Time
35
—
45
—
55
—
70
—
ns
t
CW1
Chip Enable to End of Write
25
—
35
—
50
—
60
—
ns
t
CW2
Chip Enable to End of Write
25
—
35
—
50
—
60
—
ns
t
AS
Address Setup Time
0
—
0
—
0
—
0
—
ns
t
AW
Address Valid to End of Write
25
—
35
—
45
—
60
—
ns
t
WP
Write Pulse Width
25
—
35
—
40
—
50
—
ns
t
WR
Write Recovery Time
0
—
0
—
0
—
0
—
ns
t
WHZ
Write to Output High-Z
0
10
0
15
0
20
0
25
ns
t
WLZ
Write to Output Low Z
3
—
5
—
5
—
5
—
ns
t
DW
Data Setup to End of Write
20
—
25
—
25
—
30
—
ns
t
DH
Data Hold from End of Write
0
—
0
—
0
—
0
—
ns
相關(guān)PDF資料
PDF描述
V62C5181024LL-70P ECONOLINE: RY & RX - Controllable Output- 1kVDC Isolation- No Heatsink Required- UL94V-0 Package Material- Toroidal Magnetics- No External Components- Fully Encapsulated- Efficiency to 70%
V62C518256L-35F 32K X 8 STATIC RAM
V62C518256 32K X 8 STATIC RAM
V62C518256LL-70F 32K X 8 STATIC RAM(54.75 k
V62C518256LL-70P 32K X 8 STATIC RAM(54.75 k
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