參數(shù)資料
型號(hào): V82658J04S
廠商: Mosel Vitelic, Corp.
英文描述: 2.5 VOLT 8M x 64 HIGH PERFORMANCE UNBUFFERED DDR SDRAM MODULE
中文描述: 2.5伏800萬(wàn)× 64高性能無(wú)緩沖DDR SDRAM內(nèi)存模塊
文件頁(yè)數(shù): 2/13頁(yè)
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代理商: V82658J04S
2
MOSEL VITELIC
V82658J04S
V82658J04S Rev. 1.3 March 2002
Part Number Information
V 8 2 65 8 J 0 4 S X T G - XX
DDRSDRAM
2.5V
WIDTH
DEPTH
184 PIN Unbuffered
DIMM X16 COMPONENT
REFRESH
RATE 4K
4 BANKS
STTL
COMPONENT
REV LEVEL
COMPONENT
PACKAGE, T = TSOP
LEAD FINIB1 (133MHZ@CL2)
G = GOLD
SPEED
A1 (100MHZ@CL2)
B0 (133MHZ@CL2.5)
MOSEL VITELIC
MANUFACTURED
Block Diagram
CS0
Serial PD
A0
A1
A2
SA0
SA1
SA2
SCL
WP
47K
BA0-BA1 BA0-BA1 : SDRAMs D0 - D3
A0 - A13 A0 - A13 : SDRAMs D0 - D3
RAS RAS : SDRAMs D0 - D3
CAS CAS : SDRAMs D0 - D3
CKE0 CKE : SDRAMs D0 - D3
WE WE : SDRAMs D0 - D3
Clock Wiring
Clock Input
SDRAMs
*CK0,/CK0
*CK1,/CK1
*CK2,/CK2
NC
2 SDRAMs
2 SDRAMs
Notes:
1. DQ-to-I/O wiring is shown as recommended
but may be changed.
2. DQ/DQS/DM/CKE/S relationships must be
maintained as shown.
3. DQ,DQS, DM/DQS resistors : 22 Ohms.
4. VDDID strap connections
(for memory device VDD, VDDQ) :
Strap out :(open) : VDD=VDDQ
Strap In (Vss) : VDD
VDDQ
* Wire per clock loading table/wiring diagrams
D0
CS
LDQS
I/O 6
I/O 3
I/O 0
I/O 7
UDM
I/O 15
I/O 13
I/O 11
I/O 9
DQ8
DQ9
DQ10
DQ12
DQ13
DM1
DQS1
DQ0
DQ3
DQ5
DQ7
DM0
DQS0
D1
LDQS
I/O 6
I/O 1
I/O 2
I/O 5
UDM
I/O 10
I/O 13
I/O 11
DQ24
DQ25
DQ27
DQ30
DQ31
DM3
DQ16
DQ17
DQ18
DQ20
DQ21
DQ22
DM2
DQS2
D2
LDQS
LDM
I/O 6
I/O 3
I/O 2
I/O 5
I/O 7
UDQS
I/O 8
I/O 10
I/O 12
I/O 14
DQ40
DQ41
DQ43
DQ45
DM5
DQS5
DQ32
DQ34
DQ35
DQ38
DM4
DQS4
D3
LDQS
LDM
I/O 6
I/O 3
I/O 0
I/O 7
UDM
I/O 15
I/O 12
I/O 11
DQ56
DQ58
DQ60
DQ62
DM7
DQS7
DQ48
DQ51
DQ52
DQ53
DQ55
DM6
SDA
VDDVDDQ
VREF
Vss
D0 - D3
D0 - D3
D0 - D3
VDDID
CS
CS
CS
相關(guān)PDF資料
PDF描述
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