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參數資料
| 型號： | X98017L128-3.3-Z |
| 廠商： | INTERSIL CORP |
| 元件分類： | 消費家電 |
| 英文描述： | GIGATRUE 550 CAT PATCH CBL NO BOOT 20FT BK 25 PK |
| 中文描述： | SPECIALTY CONSUMER CIRCUIT, PQFP128 |
| 封裝： | 14 X 20 MM, ROHS COMPLIANT, MS-022, MQFP-128 |
| 文件頁數： | 7/29頁 |
| 文件大?。?/td> | 295K |
| 代理商： | X98017L128-3.3-Z |
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FN8218.0
June 6, 2005
t
HSYNCin-to-HSout
= 7.5ns + (PHASE/64 +10.5)*t
PIXEL
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Programmable
Width and Polarity
Analog
Video In
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The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
The sampling phase setting determines its relative position to the rest of the AFE’s output signals
DATACLK
R
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/G
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/B
S
[7:0]
HSYNC
IN
The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
HSYNC
FIGURE 5. 48 BIT OUTPUT MODE
Programmable
Width and Polarity
Analog
Video In
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5
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6
P
7
P
8
P
0
P
9
HS
OUT
P
10
P
11
The HSYNC edge (programmable leading or trailing) that the DPLL is locked to.
The sampling phase setting determines its relative position to the rest of the AFE’s output signals
DATACLK
HSYNC
IN
D
0
R
P
/G
P
/B
P
[7:0]
D
2
D
1
R
S
/G
S
/B
S
[7:0]
t
HSYNCin-to-HSout
= 7.5ns + (PHASE/64 +8.5)*t
PIXEL
FIGURE 6. 48 BIT OUTPUT MODE, INTERLEAVED TIMING
X98017
相關PDF資料 |
PDF描述 |
|---|---|
| X98021 | 210MHz Triple Video Digitizer with Digital PLL |
| X98021L128-3.3 | 210MHz Triple Video Digitizer with Digital PLL |
| X98021L128-3.3-Z | 210MHz Triple Video Digitizer with Digital PLL |
| X98024 | 240MHz Triple Video Digitizer with Digital PLL |
| X98024L128-3.3 | 240MHz Triple Video Digitizer with Digital PLL |
相關代理商/技術參數 |
參數描述 |
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