TSU1
參數(shù)資料
型號： XA2C32A-7VQG44Q
廠商： Xilinx Inc
文件頁數(shù)： 11/14頁
文件大?。?/td> 0K
描述： IC CPLD 32MCELL 33 I/O 44-VQFP
產(chǎn)品培訓(xùn)模塊： CoolRunner-II CPLD Starter Kit
標(biāo)準(zhǔn)包裝： 160
系列： CoolRunner II
可編程類型： 系統(tǒng)內(nèi)可編程
最大延遲時間 tpd(1)： 5.5ns
電壓電源 - 內(nèi)部： 1.7 V ~ 1.9 V
邏輯元件/邏輯塊數(shù)目： 2
宏單元數(shù)： 32
門數(shù)： 750
輸入/輸出數(shù)： 33
工作溫度： -40°C ~ 105°C
安裝類型： 表面貼裝
封裝/外殼： 44-TQFP
供應(yīng)商設(shè)備封裝： 44-VQFP（10x10）
包裝： 托盤
XA2C32A CoolRunner-II Automotive CPLD
6
DS552 (v1.1) May 5, 2007
Product Specification
R
TSU1
Setup time fast (single p-term)
2.6
-
2.6
-
ns
TSU2
Setup time (OR array)
3.1
-
3.1
-
ns
THD
Direct input register hold time
0.0
-
0.0
-
ns
TH
P-term hold time
0.0
-
0.0
-
ns
TCO
Clock to output
-
4.7
-
4.7
ns
FTOGGLE(1)
Internal toggle rate
-
300
-
300
MHz
FSYSTEM1(2)
Maximum system frequency
-
200
-
200
MHz
FSYSTEM2(2)
Maximum system frequency
-
182
-
182
MHz
FEXT1(3)
Maximum external frequency
-
137
-
137
MHz
FEXT2(3)
Maximum external frequency
-
128
-
128
MHz
TPSUD
Direct input register p-term clock setup time
0.9
-
0.9
-
ns
TPSU1
P-term clock setup time (single p-term)
1.3
-
1.3
-
ns
TPSU2
P-term clock setup time (OR array)
1.8
-
1.8
-
ns
TPHD
Direct input register p-term clock hold time
1.6
-
1.6
-
ns
TPH
P-term clock hold
1.2
-
1.2
-
ns
TPCO
P-term clock to output
-
6.0
-
6.0
ns
TOE/TOD
Global OE to output enable/disable
-
5.5
-
6.2
ns
TPOE/TPOD
P-term OE to output enable/disable
-
6.7
-
8.0
ns
TMOE/TMOD
Macrocell driven OE to output enable/disable
-
6.9
-
7.6
ns
TPAO
P-term set/reset to output valid
-
6.8
-
6.8
ns
TAO
Global set/reset to output valid
-
5.5
-
5.5
ns
TSUEC
Register clock enable setup time
3.0
-
3.0
-
ns
THEC
Register clock enable hold time
0.0
-
0.0
-
ns
TCW
Global clock pulse width High or Low
2.2
-
2.2
-
ns
TPCW
P-term pulse width High or Low
6.0
-
6.0
-
ns
TAPRPW
Asynchronous preset/reset pulse width (High or Low)
6.0
-
6.0
-
ns
TCONFIG(4)
Configuration time
-
50
-
50
μs
Notes:
1.
FTOGGLE is the maximum clock frequency to which a T-Flip Flop can reliably toggle (see the CoolRunner-II Automotive CPLD family
data sheet).
2.
FSYSTEM1 (1/TCYCLE) is the internal operating frequency for a device fully populated with one 16-bit counter through one p-term per
macrocell while FSYSTEM2 is through the OR array.
3.
FEXT1 (1/TSU1+TCO) is the maximum external frequency using one p-term while FEXT2 is through the OR array.
4.
Typical configuration current during TCONFIG is 500 μA.
Symbol
Parameter
-6
-7
Units
Min.
Max.
Min.
Max.
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PDF描述
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